特許
J-GLOBAL ID：200903081034888090

薄膜トランジスタ装置、表示装置及びその製造方法

発明者：
西浦 篤徳

西浦 篤徳 について


出願人/特許権者：
三菱電機株式会社

三菱電機株式会社 について


代理人 (1件)： 家入 健
公報種別：公開公報
出願番号（国際出願番号）：特願2007-270912
公開番号（公開出願番号）：特開2009-099824
出願日： 2007年10月18日
公開日（公表日）： 2009年05月07日
要約：
【課題】TFTの特性を向上させることができる薄膜トランジスタ装置を提供すること。【解決手段】本発明にかかる薄膜トランジスタ装置は、基板上に形成される半導体層と、半導体層上であって少なくとも保持容量となる領域に形成される導電膜と、半導体層及び導電膜上に形成されるゲート絶縁膜と、ゲート絶縁膜上であって導電膜と対向する位置に形成される上部電極、及びチャネル領域と対向する位置に形成されるゲート電極と、ゲート電極及び上部電極上に形成される第1層間絶縁膜と、第1層間絶縁膜上に形成され第1コンタクトホールを介してソース領域に接続されるソース電極と、第1層間絶縁膜上に形成され第2コンタクトホールを介してドレイン領域に接続されるドレイン電極とを有し、半導体層の端部の側面と当該半導体層の底面とのなす角度は20度以上50度以下であり、導電膜の端部の側面と当該導電膜の底面とのなす角度は0度を超え50度以下である。【選択図】図2
請求項（抜粋）：
基板上に形成され、ソース領域及びドレイン領域並びにチャネル領域を有する半導体層と、 前記半導体層上であって、少なくとも保持容量となる領域に形成される導電膜と、 前記半導体層及び前記導電膜上に形成されるゲート絶縁膜と、 前記ゲート絶縁膜上であって、前記導電膜と対向する位置に形成される前記保持容量の上部電極、及び、前記チャネル領域と対向する位置に形成されるゲート電極と、 前記ゲート電極、前記上部電極、及び前記ゲート絶縁膜上に形成される第1層間絶縁膜と、 前記第1層間絶縁膜上に形成され、第1コンタクトホールを介して前記ソース領域に接続されるソース電極と、 前記第1層間絶縁膜上に形成され、第2コンタクトホールを介して前記ドレイン領域に接続されるドレイン電極とを有し、 前記半導体層の端部の側面と当該半導体層の底面とのなす角度は20度以上50度以下であり、前記導電膜の端部の側面と当該導電膜の底面とのなす角度は0度を超え50度以下である薄膜トランジスタ装置。
IPC (2件)：
H01L 29/786 ,  G02F 1/136
FI (3件)：
H01L29/78 612C ,  H01L29/78 618C ,  G02F1/1368
Fターム (49件)：
2H092JA25 ,  2H092JA29 ,  2H092JB63 ,  2H092KA04 ,  2H092MA30 ,  2H092NA22 ,  2H092NA24 ,  5F110AA11 ,  5F110BB01 ,  5F110BB04 ,  5F110CC02 ,  5F110DD02 ,  5F110DD03 ,  5F110DD13 ,  5F110DD14 ,  5F110DD17 ,  5F110EE04 ,  5F110EE06 ,  5F110EE44 ,  5F110FF02 ,  5F110FF03 ,  5F110GG02 ,  5F110GG13 ,  5F110GG22 ,  5F110GG25 ,  5F110GG44 ,  5F110HJ01 ,  5F110HJ12 ,  5F110HJ14 ,  5F110HJ23 ,  5F110HK04 ,  5F110HK06 ,  5F110HK33 ,  5F110HL03 ,  5F110HL04 ,  5F110HL12 ,  5F110HL23 ,  5F110HM03 ,  5F110NN02 ,  5F110NN23 ,  5F110NN24 ,  5F110NN27 ,  5F110NN35 ,  5F110NN72 ,  5F110NN73 ,  5F110PP03 ,  5F110PP10 ,  5F110PP35 ,  5F110QQ11
引用特許：
出願人引用 (5件)
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