特許
J-GLOBAL ID：200903081343173429

不揮発性半導体記憶装置及びその書き込み方法

発明者：
藤原 一郎

藤原 一郎 について


出願人/特許権者：
ソニー株式会社

ソニー株式会社 について


代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平11-198704
公開番号（公開出願番号）：特開2001-024075
出願日： 1999年07月13日
公開日（公表日）： 2001年01月26日
要約：
【要約】【課題】FG型,MONOS型等の電荷蓄積手段を有するメモリトランジスタを、ゲート長0.13μm以下にスケーリングした場合に適した構造とする。【解決手段】ソース領域2およびドレイン領域4と、チャネル形成領域1a上に設けられ内部に電荷蓄積手段(電荷トラップ)を含むゲート絶縁膜6と、その上のゲート電極8とを備える。チャネル形成領域1a,ソース領域2及び/又はドレイン領域4の不純物濃度プロファイルが、ゲート長を短くしたときに発生するしきい値低下を所定割合(たとえば、10%以下)に抑制する最適な不純物濃度プロファイルから、ソース領域2及び/又はドレイン領域4の接合耐圧を大きくする方向に変えてある。たとえば、しきい値が15%以上低下するようにすると、短チャネル効果抑止のためにチャネル不純物濃度が比較的高い場合でも、書き込みインヒビット電圧の印加が可能となる。
請求項（抜粋）：
半導体の表面部分にチャネル形成領域を挟んで形成されたソース領域およびドレイン領域と、当該チャネル形成領域上に設けられ内部に電荷蓄積手段を含むゲート絶縁膜と、当該ゲート絶縁膜上のゲート電極とを備えたメモリトランジスタを有する不揮発性半導体記憶装置であって、上記チャネル形成領域,上記ソース領域及び/又はドレイン領域の不純物濃度プロファイルが、ゲート長を短くしたときに発生する上記メモリトランジスタのしきい値低下を所定割合に抑制する最適な不純物濃度プロファイルから、当該ソース領域及び/又はドレイン領域の接合耐圧を大きくする方向に変えてある不揮発性半導体記憶装置。
IPC (6件)：
H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  G11C 16/02 ,  G11C 16/04 ,  H01L 27/115
FI (4件)：
H01L 29/78 371 ,  G11C 17/00 611 Z ,  G11C 17/00 621 Z ,  H01L 27/10 434
Fターム (44件)：
5B025AA07 ,  5B025AC01 ,  5B025AE05 ,  5F001AA01 ,  5F001AA14 ,  5F001AA19 ,  5F001AA34 ,  5F001AA43 ,  5F001AB02 ,  5F001AD17 ,  5F001AD18 ,  5F001AD22 ,  5F001AD51 ,  5F001AD52 ,  5F001AE02 ,  5F001AE08 ,  5F001AF06 ,  5F001AG21 ,  5F083EP09 ,  5F083EP18 ,  5F083EP22 ,  5F083EP63 ,  5F083EP68 ,  5F083EP77 ,  5F083GA09 ,  5F083GA11 ,  5F083GA15 ,  5F083GA24 ,  5F083GA30 ,  5F083JA04 ,  5F083JA35 ,  5F083JA39 ,  5F083JA53 ,  5F083KA01 ,  5F083KA05 ,  5F083KA11 ,  5F083LA12 ,  5F083LA16 ,  5F083LA20 ,  5F083MA03 ,  5F083MA06 ,  5F083MA20 ,  5F083PR21 ,  5F083PR29
引用特許：
審査官引用 (4件)
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