特許
J-GLOBAL ID：200903081420994082
不揮発性半導体メモリの書込み方法
発明者：
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出願人/特許権者：
代理人 (1件)：
藤本 英介
公報種別：公開公報
出願番号（国際出願番号）：特願平10-184015
公開番号（公開出願番号）：特開2000-021185
出願日： 1998年06月30日
公開日（公表日）： 2000年01月21日
要約：
【要約】【課題】 ACT型のような仮想接地アレイの場合に生じるしきい値分布の広がりを抑制した書き込み/ベリファイを可能とする不揮発性半導体メモリの書込み方法を提供する。【解決手段】 電気的に情報の書き込みおよび消去可能としたメモリセルMをアレイを形成するように行と列に配置して、各行を構成するメモリセルMのコントロールゲート100を接続する複数の行線と各列を構成するメモリセルMのドレイン105とソース106を共通に接続する複数の列線とを有する仮想接地型のアレイを構成し、メモリセルMへの書込みを、消去状態(データ“00”)に対してフローティングゲート102中の電荷量の差が大きい書込み状態から順に行う。
請求項（抜粋）：
制御ゲート、ドレインおよびソースを有し、さらにフローティングゲートを設けて電気的に情報の書き込みおよび消去可能とした浮遊ゲート電界効果トランジスタであるメモリセルをアレイを形成するように行と列に配置し、各行を構成するメモリセルの制御ゲートを接続する複数の行線と各列を構成するメモリセルのドレインとソースを接続する複数の列線とを有する仮想接地型のアレイを構成する不揮発性半導体メモリに対して、フローティングゲートの電荷量を変えることにより、1つのメモリセルに3以上の複数の記憶状態をもたせた、多値の記憶を有する不揮発性半導体メモリの書込み方法であって、メモリセルへの書込みを、消去状態に対するフローティングゲート中の電荷量の差が大きい書込み状態から順に行うことを特徴とする不揮発性半導体メモリの書込み方法。
IPC (2件)：
FI (2件)：
G11C 17/00 622 C
, G11C 17/00 641
5B025AA03
, 5B025AD04
, 5B025AE08
