特許
J-GLOBAL ID：200903081535668995

ARC材料のCD低減のためのエッチングプロセス

発明者：
フィリップ エル. ジョーンズ

フィリップ エル. ジョーンズ について

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マーク エス. チャン

マーク エス. チャン について

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スコット エイ. ベル

スコット エイ. ベル について


出願人/特許権者：
アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド

アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド について


代理人 (3件)： 鈴木 正剛 ,  佐野 良太 ,  村松 義人
公報種別：公表公報
出願番号（国際出願番号）：特願2008-505343
公開番号（公開出願番号）：特表2008-535280
出願日： 2006年03月21日
公開日（公表日）： 2008年08月28日
要約：
反射防止コーティング層構造(19)内のフィーチャ(56、57、59)の限界寸法を縮小する方法は、重合剤を利用することができる。反射防止コーティング層構造を用いて、種々の集積回路構造を形成することができる。反射防止コーティング層構造を用いて、ポリシリコン(54)及び誘電体層(52)から成るゲートスタック、導電線(84)又は他のIC構造を形成することができる。重合剤は、炭素、水素及びフッ素を含むことができる。
請求項（抜粋）：
集積回路を形成する方法であって、 基板(12)の上方に反射防止コーティング層(19)を設けるステップと、 前記反射防止コーティング層の上方にフォトレジスト層(16)を設けるステップと、 前記フォトレジスト層(16)をパターニングするステップと、 前記フォトレジスト層によって画定される第1のフィーチャに従って前記反射防止コーティング層を除去するステップとを含み、 前記除去するステップは重合ガスの供給するステップを含み、それにより前記反射防止コーティング層内の前記フィーチャの限界寸法が縮減される方法。
IPC (2件)：
H01L 21/306 ,  H01L 21/027
FI (2件)：
H01L21/302 105A ,  H01L21/30 574
Fターム (12件)：
5F004CA02 ,  5F004DA00 ,  5F004DA01 ,  5F004DA15 ,  5F004DA16 ,  5F004DA22 ,  5F004DB02 ,  5F004DB23 ,  5F004EA13 ,  5F004EA22 ,  5F004EB02 ,  5F046PA19
引用特許：
審査官引用 (4件)
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