特許

J-GLOBAL ID：200903082021325459

集積回路チップ、集積回路チップの形成方法、電子モジュール、および電子モジュールの形成方法

発明者： クロード・ルイ・ベルタン ,  ウェイン・ジョン・ハウエル ,  ケネス・エドワード・バイルスタイン・ジュニア ,  ティモシー・ハリソン・ダウベンスペック
出願人/特許権者： インターナショナル・ビジネス・マシーンズ・コーポレイション
代理人 (1件)： 合田 潔 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-206881
公開番号（公開出願番号）：特開平8-083888
出願日： 1995年08月14日
公開日（公表日）： 1996年03月26日
要約：

【要約】【課題】 複数チップの「スタック」から構成される電子モジュールを形成する際に使用する、半導体チップに関連する切り溝領域(カーフ領域)から材料を選択的に除去する技法を提供する。【解決の手段】 この方法は、その間に切り溝領域17を有する複数の集積回路チップを含むウェハを設けることを含む。切り溝領域内にはチップ・メタライゼーション15、16が存在する。フォトリソグラフィ・プロセスを使用してウェハを保護し、切り溝領域17だけを露出する。次に、ウェハをエッチングし、切り溝領域からチップ・メタライゼーションを除去する。次にウェハをダイシングし、チップをスタックしてモノリシック電子モジュールを形成する。電子モジュールの側面を処理して、側面まで延びるトランスファ金属23を露出し、それにより、電子モジュール内のチップへの電気接続を容易にする。

請求項（抜粋）：

複数の集積回路(「IC」)チップを形成する方法において、(a)ウェハを設けるステップと、(b)チップ間の切り溝領域に第1のチップ金属層を含むように前記ウェハに複数のICチップを形成するステップと、(c)前記第1のチップ金属層を前記切り溝領域から除去するステップと、(d)前記複数のICチップに機械的に結合され、前記チップの側面におけるチップ接続に用いられるトランスファ金属層を前記複数のチップ上に形成するステップとを含む方法。

IPC (8件)：

H01L 27/04 ,  H01L 21/822 ,  H01L 21/02 ,  H01L 21/301 ,  H01L 25/065 ,  H01L 25/07 ,  H01L 25/18 ,  H01L 27/00 301

FI (4件)：

H01L 27/04 E ,  H01L 21/78 L ,  H01L 21/78 S ,  H01L 25/08 Z

引用特許：

審査官引用 (5件)

• 薄膜配線およびその製造方法
  公報種別：公開公報   出願番号：特願平4-075183   出願人：日本電気株式会社
• 特開昭61-288457
  
• 特開平1-315163
  
• 樹脂封止型半導体装置およびその製造方法ならびにその実装方法
  公報種別：公開公報   出願番号：特願平5-189741   出願人：株式会社東芝
• 半導体集積回路装置
  公報種別：公開公報   出願番号：特願平4-328123   出願人：株式会社日立製作所