半導体装置の製造方法

発明者： ,
出願人/特許権者：
代理人 (2件)：北野好人 , 三村治彦
公報種別：公開公報
出願番号（国際出願番号）：特願2005-046573
公開番号（公開出願番号）：特開2006-013428
出願日： 2005年02月23日
公開日（公表日）： 2006年01月12日
要約：

【課題】p型トランジスタの動作速度を高め、n型トランジスタとの動作速度の均衡がとれた半導体装置の製造方法を提供する。【解決手段】p-MOS領域30aのソース/ドレイン領域にSiGe膜からなる圧縮応力印加部20を形成し、その後にp-MOS領域30aおよびn-MOS領域30bに不純物注入を行い、浅い接合領域22a、22bおよび深い接合領域23a、23bを形成する。SiGe膜を形成する際の加熱により浅い接合領域22a、22bの不純物がゲート絶縁膜15の直下に拡散することを防止し、短チャネル効果を防止すると共に、p-MOSトランジスタ13aのチャネル領域の正孔移動度を高め、n-MOSトランジスタ13bの動作速度との均衡により、相補型の半導体装置10の総合的な動作速度を高める。【選択図】図2

請求項（抜粋）：

半導体基板の第1の領域に形成されたp型トランジスタと、該半導体基板の第2の領域に形成されたn型トランジスタからなる半導体装置の製造方法であって、前記半導体基板上にゲート絶縁膜およびゲート電極からなるゲート積層体を形成する工程と、前記第1の領域において、前記ゲート積層体の両側面に第1の側壁絶縁膜および第2の側壁絶縁膜を形成する工程と、前記第2の領域の半導体基板表面を耐エッチング膜により覆った状態で、前記第1の領域において第1の側壁絶縁膜および第2の側壁絶縁膜をマスクとして、該第2の側壁絶縁膜の外側の半導体基板に溝部を形成する工程と、前記溝部に圧縮応力印加部を形成する工程と、前記第1の領域において第1の側壁絶縁膜および第2の側壁絶縁膜を除去すると共に、前記第2の領域において耐エッチング膜を除去する工程と、前記ゲート積層体をマスクとして、前記第1の領域および前記第2の領域に第1の接合領域を形成する工程と、前記ゲート積層体の両側面に第3の側壁絶縁膜を形成し、前記ゲート積層体および第3の側壁絶縁膜をマスクとして、前記第1の領域および前記第2の領域に第2の接合領域を形成する工程と、を備えることを特徴とする半導体装置の製造方法。

IPC (5件)：

H01L 21/823 , H01L 27/092 , H01L 29/78 , H01L 29/786 , H01L 21/336

FI (5件)：

H01L27/08 321E , H01L29/78 301S , H01L29/78 616V , H01L29/78 616L , H01L29/78 613A

Fターム (97件)：

5F048AC03 , 5F048BA01 , 5F048BA16 , 5F048BA19 , 5F048BB05 , 5F048BB08 , 5F048BC06 , 5F048BC15 , 5F048BC18 , 5F048BE03 , 5F048BF06 , 5F048BF16 , 5F048BG13 , 5F048DA25 , 5F048DA27 , 5F048DA30 , 5F110AA01 , 5F110BB04 , 5F110CC02 , 5F110EE05 , 5F110EE09 , 5F110EE14 , 5F110EE32 , 5F110EE45 , 5F110FF01 , 5F110FF02 , 5F110FF03 , 5F110FF04 , 5F110FF09 , 5F110FF23 , 5F110FF28 , 5F110FF29 , 5F110GG28 , 5F110GG32 , 5F110GG52 , 5F110HJ01 , 5F110HJ04 , 5F110HJ06 , 5F110HJ13 , 5F110HJ14 , 5F110HJ23 , 5F110HK05 , 5F110HK08 , 5F110HK32 , 5F110HK41 , 5F110HM02 , 5F110NN65 , 5F110QQ08 , 5F110QQ11 , 5F140AA01 , 5F140AB03 , 5F140AC01 , 5F140AC28 , 5F140AC36 , 5F140BA01 , 5F140BC06 , 5F140BD01 , 5F140BD06 , 5F140BD07 , 5F140BD09 , 5F140BD11 , 5F140BD12 , 5F140BD13 , 5F140BE03 , 5F140BE07 , 5F140BE09 , 5F140BE10 , 5F140BF04 , 5F140BF11 , 5F140BF18 , 5F140BG08 , 5F140BG09 , 5F140BG12 , 5F140BG28 , 5F140BG34 , 5F140BG38 , 5F140BG52 , 5F140BG53 , 5F140BG54 , 5F140BH06 , 5F140BH14 , 5F140BH21 , 5F140BH27 , 5F140BH35 , 5F140BJ01 , 5F140BJ08 , 5F140BK02 , 5F140BK08 , 5F140BK09 , 5F140BK10 , 5F140BK13 , 5F140BK14 , 5F140BK18 , 5F140BK21 , 5F140BK34 , 5F140CB04 , 5F140CF04

引用特許：

出願人引用 (1件)

米国特許第6621131号明細書

審査官引用 (4件)

格子不整合のソースおよびドレイン領域を有する歪み半導体CMOSトランジスタを有する集積回路および製作方法
公報種別：公表公報出願番号：特願2006-522694 出願人：インターナショナル・ビジネス・マシーンズ・コーポレーション
半導体装置及びその製造方法
公報種別：公開公報出願番号：特願平7-056329 出願人：セイコーエプソン株式会社
相補型半導体装置および相補型半導体装置の製造方法
公報種別：公開公報出願番号：特願2002-038262 出願人：株式会社東芝

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