特許
J-GLOBAL ID：200903082292820749
フリップフロップ回路
発明者：
出願人/特許権者：
代理人 (1件)：
▲柳▼川 信
公報種別：公開公報
出願番号（国際出願番号）：特願平11-120987
公開番号（公開出願番号）：特開2000-312136
出願日： 1999年04月28日
公開日（公表日）： 2000年11月07日
要約：
【要約】【目的】 素子数を削減して回路面積の縮小に寄与し得るフリップフロップ回路を得る。【構成】 負性微分抵抗素子1と素子電流の値を制御できる制御端子を有した負性微分抵抗素子2とからなる直列回路8と、転送ゲート9、負性微分抵抗素子4及び5の直列接続からなるラッチ回路10と、FET6を駆動素子とし負性微分抵抗素子7を負荷素子としたインバーター回路11とから構成される。直列回路8の電源端子DD1及び転送ゲート9の制御端子にクロック信号CLKを加え、負性微分抵抗素子2の制御端子に入力信号(IN)を加えることにより、端子OUT3を出力とするDフリップフロップ回路が得られる。
請求項（抜粋）：
直列接続点において互いの一端同士が共通接続された第1及び第2の負性微分抵抗素子からなり、少なくとも前記第2の負性微分抵抗素子が素子電流の値を制御可能な制御端子を有し、前記直列接続点が出力端子とされた第1の直列回路と、前記第1の直列回路の動作電源としてクロック信号に同期した振動電圧を供給する振動電圧供給手段と、ラッチ回路と、前記第1の直列回路の出力端子と前記ラッチ回路との間に設けられ、前記クロック信号によりオンオフ制御される転送ゲートと、前記ラッチ回路に接続されたインバータ回路とを含み、前記第2の負性微分抵抗素子の制御端子に入力信号を加え、前記インバータ回路の出力を出力信号とすることを特徴とするフリップフロップ回路。
IPC (2件)：
FI (2件)：
引用特許：
出願人引用 (3件)
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半導体装置
公報種別：公開公報
出願番号：特願平3-288463
出願人：富士通株式会社
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負性微分抵抗素子論理回路
公報種別：公開公報
出願番号：特願平9-147796
出願人：日本電信電話株式会社
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論理回路
公報種別：公開公報
出願番号：特願平4-282053
出願人：富士通株式会社
審査官引用 (3件)
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半導体装置
公報種別：公開公報
出願番号：特願平3-288463
出願人：富士通株式会社
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負性微分抵抗素子論理回路
公報種別：公開公報
出願番号：特願平9-147796
出願人：日本電信電話株式会社
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論理回路
公報種別：公開公報
出願番号：特願平4-282053
出願人：富士通株式会社
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