特許
J-GLOBAL ID：200903082514511936
半導体装置およびその製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
深見 久郎 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-162122
公開番号（公開出願番号）：特開2002-353328
出願日： 2001年05月30日
公開日（公表日）： 2002年12月06日
要約：
【要約】【課題】 MIM容量素子の構造の改善、および製造工程の改善を図ることにより、MIM容量素子の高信頼性(寿命)を可能とする。【解決手段】 MIM容量素子形成領域2000の下層層間絶縁膜1の上には、下層金属層2Bが設けられている。この下層金属層2Bは、下層配線層2Aと同一工程により製造されている。下層金属層2Bの上には、同一のマスクを用いてパターニングされた、誘電体層3Aと、上層金属層4とが設けられている。上層金属層4は、下層金属層2Bよりも膜厚さが薄く形成されている。
請求項（抜粋）：
下層金属層と、誘電体層と、上層金属層とが積層してなる容量素子と、所定領域に設けられる配線層と、前記下層金属層に第1ビアホールを介して接続される第1配線ラインと、前記上層金属層に第2ビアホールを介して接続される第2配線ラインと、前記配線層に第3ビアホールを介して接続される第3配線ラインと、を備える半導体装置であって、前記下層金属層は、前記配線層と同一製造工程で形成された同一部材からなり、前記第1配線ラインおよび前記第2配線ラインは、前記第1ビアホール、前記第2ビアホール、および前記第3ビアホールが同時に形成された後、第3配線ラインと同一製造工程で形成された同一部材からなる、半導体装置。
IPC (2件)：
Fターム (12件)：
5F038AC02
, 5F038AC05
, 5F038AC15
, 5F038AC18
, 5F038CA18
, 5F038CD18
, 5F038DF03
, 5F038DF12
, 5F038EZ14
, 5F038EZ15
, 5F038EZ16
, 5F038EZ20
