特許
J-GLOBAL ID：200903083312049927
同期型半導体記憶装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-004784
公開番号（公開出願番号）：特開平9-198861
出願日： 1996年01月16日
公開日（公表日）： 1997年07月31日
要約：
【要約】【課題】 高速な書込動作が可能な同期型ダイナミックランダムアクセスメモリ(SDRAM)を提供する。【解決手段】 SDRAM1000は、1つのバンクAが、バンクA0およびバンクA1に分割され、各メモリセルアレイバンクに対応して、書込系回路は2系統配置され、ほぼ独立に書込動作が可能である。外部から連続して入力される書込データは、1ビット目および2ビット目のデータが、それぞれライト用レジスタ59aおよび59a′に交互に入力される。各メモリセルアレイバンクA0およびA1中の選択されたメモリセルとIO線対との接続は、2ビット目のデータ取込み完了後に行なわれるので、1ビット目および2ビット目のデータの書込に際して、対応するIO線対の電位レベルは常に初期状態から対応する電位レベルに変化する。
請求項（抜粋）：
外部クロック信号に同期して制御信号、アドレス信号およびデータ信号を含む外部信号を取込む同期型半導体記憶装置であって、行列状に配列された複数のメモリセルを含むメモリセルアレイと、前記メモリセルアレイとデータ信号の入出力を行なうための第1および第2の信号入力線対と、前記外部クロック信号を分周し、内部クロック信号を出力する分周手段と、前記アドレス信号に従って前記メモリセルアレイ中の対応するメモリセルを連続的に選択する選択手段と、前記外部クロック信号に応じて制御され、直列に入力される前記データ信号を受けて保持し、対応する前記第1および前記第2の信号入出力線対に、対応する信号をそれぞれ並列に出力するデータ入力手段と、前記内部クロック信号に応じて制御され、前記選択手段によって選択されたメモリセルと対応する前記第1および前記第2の信号入出力線対とを、前記直列に入力されるデータ信号の先頭データが入力されたサイクルの後の前記外部クロック信号のサイクルにおいて接続する接続手段とを備える、同期型半導体記憶装置。
FI (2件)：
G11C 11/34 362 C
, G11C 11/34 362 H
