特許
J-GLOBAL ID：200903083331620325

半導体装置及びその製造方法

発明者：
篠原 壮太

篠原 壮太 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： ▲柳▼川 信
公報種別：公開公報
出願番号（国際出願番号）：特願2000-063065
公開番号（公開出願番号）：特開2001-250922
出願日： 2000年03月08日
公開日（公表日）： 2001年09月14日
要約：
【要約】【課題】 強(高)誘電体容量素子を用いた半導体メモリにおいて、容量上配線とその下層にあるプラグまたは配線との導通不良を解消し、製造歩留まりを向上する。【解決手段】 強(高)誘電体容量素子Cfの上側に形成された容量上配線12の下層が、導電性酸化物で構成されかつ強(高)誘電体容量素子の上部電極を兼ねる構造を有する半導体メモリにおいて、容量上配線12と、その下層にあるプラグ4または他配線との接続を、強(高)誘電体容量素子の下部電極8と同一工程で形成される導電体15を介して行う。
請求項（抜粋）：
メタル配線またはプラグが作り込まれた半導体基板上において該メタル配線またはプラグよりも上層に形成された下部電極及び誘電体膜と、該誘電体膜上に形成された絶縁膜と、該絶縁膜に形成され該誘電体膜上に通じるコンタクトホール内で該誘電体膜と接し、かつ導電性酸化物を最下層とする配線層で構成された容量上配線とを含む半導体装置であって、該容量上配線は、導電体を介して前記メタル配線または前記プラグに接続されている特徴とする半導体装置。
IPC (3件)：
H01L 27/10 451 ,  H01L 27/108 ,  H01L 21/8242
FI (3件)：
H01L 27/10 451 ,  H01L 27/10 621 Z ,  H01L 27/10 651
Fターム (12件)：
5F083AD21 ,  5F083FR02 ,  5F083JA14 ,  5F083JA15 ,  5F083JA17 ,  5F083JA38 ,  5F083JA40 ,  5F083JA43 ,  5F083MA06 ,  5F083MA17 ,  5F083PR21 ,  5F083PR33
引用特許：
審査官引用 (3件)

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