特許
J-GLOBAL ID:200903083601537620

半導体装置のキャパシタ製造方法

発明者:
出願人/特許権者:
代理人 (1件): 大塚 康徳 (外1名)
公報種別:公開公報
出願番号(国際出願番号):特願平9-191552
公開番号(公開出願番号):特開平10-074898
出願日: 1997年07月16日
公開日(公表日): 1998年03月17日
要約:
【要約】【課題】TO膜を高誘電膜として用いるキヤパシタの形成方法を提供する。【解決手段】キャパシタの下部電極上に前記高誘電膜を形成する前に、キャパシタの下部電極をRTO+RTN方式で前処理し、前記TO膜を形成した後の高温熱処理工程の際に前記TO膜と前記下部電極との界面に形成される界面膜間の反応を防止する。これりより、キャパシタの誘電膜をさらに薄くすると共に安定した漏れ電流の特性を得ることができ、結果として、高集積化に有利なキャパシタを形成することができる。
請求項(抜粋):
半導体装置のキャパシタの製造方法であって、a)半導体基板上にキャパシタの下部電極を構成する第1導電層パタ-ンを形成する段階と、b)前記第1導電層パタ-ン上に該第1導電層パタ-ンの酸化反応を防止する酸化反応防止膜を形成する段階と、c)前記酸化反応防止膜を酸化させる段階と、d)結果物の全面にTa2O5膜で高誘電膜を形成する段階と、e)前記高誘電膜上に第2導電層を形成する段階と、f)前記第2導電層及び高誘電膜をパタニングする段階と、を含むことを特徴とする半導体装置のキャパシタ製造方法。
IPC (4件):
H01L 27/04 ,  H01L 21/822 ,  H01L 27/108 ,  H01L 21/8242
FI (3件):
H01L 27/04 C ,  H01L 27/10 621 B ,  H01L 27/10 651
引用特許:
審査官引用 (7件)
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