特許
J-GLOBAL ID：200903083775980166

ゲートバイアス回路

発明者：
秋葉 康弘

秋葉 康弘 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 丸山 隆夫
公報種別：公開公報
出願番号（国際出願番号）：特願平11-246375
公開番号（公開出願番号）：特開2001-068950
出願日： 1999年08月31日
公開日（公表日）： 2001年03月16日
要約：
【要約】【課題】 信頼性および特性をより高めたゲートバイアス回路を得る。【解決手段】 ゲートへ信号線6が接続されソースが接地された第1のFET1と、ドレインが接地されゲートへ所定のバイアス電圧Vcontが印加されソースは抵抗器R1を介して駆動電源VBへ接続された第2のFET2とを有し、信号線6と第2のFET2のソースとの間がさらに接続されて構成されている。第2のFET2のドレイン-ソース間の抵抗R0は、第1のFET1のゲートバイアス回路の電圧変動率を改良するために出力端へ並列接続された抵抗であるブリーダ抵抗の一部となる。このため、第1のFET1のゲート電圧Vgsを所望の値に設定しつつ、同時に第2のFET2のドレイン-ソース間の抵抗値R0を、ほぼ信号線路6の特性インピーダンス値に設定でき、所望の利得を得ると同時に入力リターンロスの改善が可能となる。
請求項（抜粋）：
ゲートが信号線路と接続されソースが接地された第1のFETと、ドレインが接地されゲートが所定のバイアス電圧(Vcont)の端子と接続されソースが抵抗器(R1)を介して駆動電源(VB)の端子と接続された第2のFETとを有し、前記信号線路と前記第2のFETのソースとの間がさらに接続されて構成されたことを特徴とするゲートバイアス回路。
IPC (4件)：
H03F 3/345 ,  H03F 1/02 ,  H03F 1/52 ,  H03F 3/16
FI (4件)：
H03F 3/345 B ,  H03F 1/02 ,  H03F 1/52 B ,  H03F 3/16 B
Fターム (24件)：
5J091AA01 ,  5J091AA11 ,  5J091CA00 ,  5J091CA57 ,  5J091FA10 ,  5J091GP01 ,  5J091HA09 ,  5J091HA19 ,  5J091HA25 ,  5J091HA29 ,  5J091KA00 ,  5J091MA21 ,  5J092AA01 ,  5J092AA11 ,  5J092CA00 ,  5J092CA57 ,  5J092FA10 ,  5J092GR09 ,  5J092HA09 ,  5J092HA19 ,  5J092HA25 ,  5J092HA29 ,  5J092KA00 ,  5J092MA21
引用特許：
審査官引用 (4件)
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