半導体記憶装置及びその製造方法

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出願人/特許権者： ,
代理人 (1件)：野河信太郎
公報種別：公開公報
出願番号（国際出願番号）：特願2001-266491
公開番号（公開出願番号）：特開2003-092366
出願日： 2001年06月23日
公開日（公表日）： 2003年03月28日
要約：

【要約】【課題】占有面積の増加なしに浮遊-制御ゲート容量比を増大させ、プロセスに起因するセル特性のばらつきを抑えた製造方法を提供する。【解決手段】半導体基板上に少なくとも1つの島状半導体層を形成し、該島状半導体層表面にトンネル絶縁膜を形成し、該トンネル絶縁膜上に、高さ方向に分割された第1導電膜からなるサイドウォールスペーサを形成し、該分割された第1導電膜に対して自己整合的に不純物を導入して不純物拡散層を形成し、該第1導電膜上に層間容量膜及び第二導電膜を形成する工程とを含むことにより、半導体基板と、少なくとも1つの島状半導体層、該島状半導体層の側壁の周囲の全部又は一部に形成された電荷蓄積層及び制御ゲートから構成される少なくとも1つのメモリセルとを有し、該メモリセルの少なくとも1つが前記半導体基板から電気的に絶縁されてなる半導体記憶装置を製造する半導体記憶装置の製造方法。

請求項（抜粋）：

半導体基板上に少なくとも1つの島状半導体層を形成する工程と、該島状半導体層表面にトンネル絶縁膜を形成する工程と、該トンネル絶縁膜上に、高さ方向に分割された第1導電膜からなるサイドウォールスペーサを形成する工程と、該分割された第1導電膜に対して自己整合的に不純物を導入して不純物拡散層を形成する工程と、該第1導電膜上に層間容量膜及び第二導電膜を形成する工程とを含むことにより、半導体基板と、少なくとも1つの島状半導体層、該島状半導体層の側壁の周囲の全部又は一部に形成された電荷蓄積層及び制御ゲートから構成される少なくとも1つのメモリセルとを有し、該メモリセルの少なくとも1つが前記半導体基板から電気的に絶縁されてなる半導体記憶装置を製造することを特徴とする半導体記憶装置の製造方法。

IPC (8件)：

H01L 21/8247 , H01L 21/8242 , H01L 21/8244 , H01L 27/108 , H01L 27/11 , H01L 27/115 , H01L 29/788 , H01L 29/792

FI (6件)：

H01L 29/78 371 , H01L 27/10 434 , H01L 27/10 381 , H01L 27/10 671 A , H01L 27/10 671 B , H01L 27/10 671 C

Fターム (37件)：

5F083AD03 , 5F083AD04 , 5F083BS02 , 5F083EP02 , 5F083EP18 , 5F083EP22 , 5F083EP55 , 5F083EP56 , 5F083EP76 , 5F083ER03 , 5F083ER05 , 5F083ER09 , 5F083ER19 , 5F083ER23 , 5F083ER30 , 5F083HA02 , 5F083JA04 , 5F083LA12 , 5F083LA16 , 5F083PR39 , 5F083PR40 , 5F101BA01 , 5F101BA29 , 5F101BA36 , 5F101BA45 , 5F101BA46 , 5F101BB02 , 5F101BC02 , 5F101BC11 , 5F101BD10 , 5F101BD16 , 5F101BD22 , 5F101BD30 , 5F101BD34 , 5F101BE05 , 5F101BE06 , 5F101BH19

引用特許：

出願人引用 (2件)

半導体記憶装置及びその製造方法
公報種別：公開公報出願番号：特願平5-126958 出願人：株式会社東芝
特許第3933412号

審査官引用 (1件)

半導体記憶装置及びその製造方法
公報種別：公開公報出願番号：特願2001-142454 出願人：舛岡富士雄, シャープ株式会社

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