特許

J-GLOBAL ID：200903098778156097

半導体記憶装置及びその製造方法

発明者： 遠藤 哲郎 ,  舛岡 富士雄 ,  谷上 拓司 ,  横山 敬 ,  竹内 昇
出願人/特許権者： 舛岡 富士雄 ,  シャープ株式会社
代理人 (1件)： 野河 信太郎
公報種別：公開公報
出願番号（国際出願番号）：特願2001-142454
公開番号（公開出願番号）：特開2002-299478
出願日： 2001年03月30日
公開日（公表日）： 2002年10月11日
要約：

【要約】 (修正有)【課題】 電荷蓄積層及び制御ゲートを有する半導体記憶装置のバックバイアス効果による影響を低減させることにより集積度を向上させ、占有面積を増加させずに浮遊ゲートと制御ゲートとの容量の比をより一層増大させるとともに、製造プロセスに起因するセル特性のばらつきが抑制された半導体記憶装置及びその製造方法を提供することを目的とする。【解決手段】 半導体基板と、少なくとも1つの島状半導体層110、該島状半導体層の側壁の周囲の全部又は一部に形成された電荷蓄積層及び制御ゲートから構成される少なくとも1つのメモリセルとを有する半導体記憶装置であって、 前記メモリセルの少なくとも1つが前記半導体基板から電気的に絶縁され、かつ前記電荷蓄積層と島状半導体層との間の少なくとも一部の領域で電荷を通過させ得る絶縁膜613を有する半導体記憶装置。

請求項（抜粋）：

半導体基板と、少なくとも1つの島状半導体層、該島状半導体層の側壁の周囲の全部又は一部に形成された電荷蓄積層及び制御ゲートから構成される少なくとも1つのメモリセルとを有する半導体記憶装置であって、前記メモリセルの少なくとも1つが前記半導体基板から電気的に絶縁され、かつ前記電荷蓄積層と島状半導体層との間の少なくとも一部の領域で電荷を通過させ得る絶縁膜を有することを特徴とする半導体記憶装置。

IPC (5件)：

H01L 21/8247 ,  G11C 16/04 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792

FI (3件)：

H01L 27/10 434 ,  H01L 29/78 371 ,  G11C 17/00 625

Fターム (27件)：

5B025AA02 ,  5B025AC02 ,  5B025AC03 ,  5B025AE00 ,  5F083EP03 ,  5F083EP18 ,  5F083EP22 ,  5F083EP32 ,  5F083EP43 ,  5F083EP76 ,  5F083ER09 ,  5F083ER15 ,  5F083ER16 ,  5F083GA09 ,  5F083HA02 ,  5F083HA06 ,  5F083JA04 ,  5F083JA36 ,  5F083PR37 ,  5F083PR39 ,  5F083PR40 ,  5F101BA12 ,  5F101BA45 ,  5F101BB02 ,  5F101BC02 ,  5F101BD22 ,  5F101BD34

引用特許：

審査官引用 (1件)

• 半導体記憶装置及びその製造方法
  公報種別：公開公報   出願番号：特願平5-126958   出願人：株式会社東芝