特許

J-GLOBAL ID：200903084445099206

MIS型電界効果トランジスタ及びその製造方法

発明者： 最上 徹
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 松本 正夫
公報種別：公開公報
出願番号（国際出願番号）：特願平11-041727
公開番号（公開出願番号）：特開2000-243853
出願日： 1999年02月19日
公開日（公表日）： 2000年09月08日
要約：

【要約】【課題】 ゲート電極の空乏化を低減し、かつトランジスタのしきい値電圧を容易に制御できるMIS型電界効果トランジスタを提供する。【解決手段】 MIS型電界効果トランジスタのゲート電極膜40、50が、導体膜の多層構造を有し、ゲート絶縁膜30に接する下層導体膜41、51の膜厚が、少なくとも上層導体膜42、52により基板チャネル領域の電位を変位する程度に十分に薄く、かつ、一方のゲート電極膜50における下層導体膜51の膜厚と、電気極性の異なる他方のゲート電極膜40における下層導体膜41の膜厚とが異なるように形成される。

請求項（抜粋）：

MIS型電界効果トランジスタにおいて、ゲート電極膜が、導体膜の多層構造を有し、ゲート絶縁膜に接する最下層の前記導体膜の膜厚が、少なくとも上層の前記導体膜により基板チャネル領域の電位を変位する程度に十分に薄く、かつ、一方の前記ゲート電極膜における前記最下層の導体膜の膜厚と、電気極性の異なる他方の前記ゲート電極膜における前記最下層の導体膜の膜厚とが異なるように形成されることを特徴とするMIS型電界効果トランジスタ。

IPC (4件)：

H01L 21/8238 ,  H01L 27/092 ,  H01L 21/28 301 ,  H01L 29/78

FI (3件)：

H01L 27/08 321 D ,  H01L 21/28 301 D ,  H01L 29/78 301 G

Fターム (40件)：

4M104AA01 ,  4M104BB01 ,  4M104BB30 ,  4M104BB32 ,  4M104BB36 ,  4M104CC05 ,  4M104DD63 ,  4M104DD72 ,  4M104DD95 ,  4M104FF14 ,  4M104FF18 ,  4M104GG10 ,  4M104GG14 ,  4M104HH20 ,  5F040DA06 ,  5F040DB03 ,  5F040DC01 ,  5F040EB03 ,  5F040EC02 ,  5F040EC05 ,  5F040EC07 ,  5F040EC11 ,  5F040EK01 ,  5F040FA03 ,  5F040FB04 ,  5F040FC11 ,  5F048AA01 ,  5F048AA07 ,  5F048AC03 ,  5F048BA01 ,  5F048BB06 ,  5F048BB07 ,  5F048BB08 ,  5F048BB09 ,  5F048BB10 ,  5F048BB13 ,  5F048BB16 ,  5F048BB17 ,  5F048BG12 ,  5F048DA25

引用特許：

審査官引用 (4件)

• NMOSトランジスタとPMOSトランジスタとを有する半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平6-196098   出願人：ソニー株式会社
• 半導体装置およびその製造方法
  公報種別：公開公報   出願番号：特願平9-148015   出願人：日本電気株式会社
• 半導体装置の製造方法及び半導体装置
  公報種別：公開公報   出願番号：特願平8-084859   出願人：ソニー株式会社
• 特開平2-183565