特許
J-GLOBAL ID：200903084519676952

マルチキャリア送信装置差動符号化回路

発明者：
伊藤 秀昭

伊藤 秀昭 について

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柴田 伝幸

柴田 伝幸 について

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伊藤 修朗

伊藤 修朗 について


出願人/特許権者：
株式会社豊田中央研究所

株式会社豊田中央研究所 について


代理人 (1件)： 藤谷 修
公報種別：公開公報
出願番号（国際出願番号）：特願平11-084821
公開番号（公開出願番号）：特開2000-278240
出願日： 1999年03月26日
公開日（公表日）： 2000年10月06日
要約：
【要約】【課題】 時間遅延を減少させた新規な差動符号化回路を提供すること。【解決手段】 1ビット2段の直並列変換回路110、二桁2進加算器130、N段遅延レジスタ141及び142、排他的論理和回路120及び150から構成される差動符号化回路100は、N段遅延レジスタ141及び142の時間遅延のみで差動符号化ができる。排他的論理和回路150をN段遅延レジスタ141及び142の格段におけば、並列信号として差動符号を出力できる。
請求項（抜粋）：
ディジタル信号をMNビット毎に差動符号化するためのマルチキャリア送信装置用差動符号化回路において、1のM桁2進加算器と、該M桁2進加算器の出力を順次記憶するM組のN段の遅延レジスタ列とから構成され、前記M桁2進加算器が、Mビットの外部からの入力を1の第1のM桁2進数とし、前記M組のN段の遅延レジスタ列の最終段の各々の出力信号を1の第2のM桁2進数として、前記第1のM桁2進数及び前記第2のM桁2進数の和であるM桁2進数のM個の桁をそれぞれ前記M組のN段の遅延レジスタ列の各組の開始段に入力し、前記M組のN段の遅延レジスタ列の任意の1段、又は前記M桁2進加算器の出力信号を、前記ディジタル信号の差動符号として出力することを特徴とするマルチキャリア送信装置用差動符号化回路。
Fターム (5件)：
5K022DD01 ,  5K022DD13 ,  5K022DD19 ,  5K022DD22 ,  5K022DD23
引用特許：
出願人引用 (4件)
全件表示
審査官引用 (2件)

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