特許
J-GLOBAL ID：200903084775899810
マルチモードキャッシュストラクチャ
発明者：
出願人/特許権者：
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代理人 (1件)：
山本 秀策
公報種別：公開公報
出願番号（国際出願番号）：特願平9-020859
公開番号（公開出願番号）：特開平9-259038
出願日： 1997年02月03日
公開日（公表日）： 1997年10月03日
要約：
【要約】【課題】 1以上の機能を実行させることができ、ユーザがその機能を選択することができるメモリブロックを提供する。【解決手段】 マルチモードキャッシュストラクチャは、所定のメモリブロック22と、メモリブロックが複数の機能を実行することを可能にするメモリブロックのコントロールとを含んでいる。選択可能な複数の機能は、キャッシュモード、SRAMモード、フラッシュモード、および無効モードを含んでいる。コントロールレジスタは、所定のメモリブロックで定義され関連づけられており、このコントロールレジスタは複数のステータスビット48aを含んでいる。ステータスビット48aのそれぞれは複数の機能の1つに対応しており、ある特定のステータスビット48aが設定されたときは、所定のメモリブロック22が、設定されたステータスビット48aに対応する機能を実行する。
請求項（抜粋）：
CPUを有し、メインメモリユニットと接続されている集積回路において、切り替えが可能な複数の機能を有する所定のメモリブロックと、複数のステータスビットを有する、該所定のメモリブロックに関連するコントロールレジスタであって、該ステータスビットのそれぞれは該複数の機能の1つに対応し、ステータスビットが設定されると、該所定のメモリブロックが該設定されたステータスビットに対応する機能を実行するコントロールレジスタと、を備えているマルチモードキャッシュストラクチャ。
IPC (2件)：
G06F 12/08
, G06F 12/08 310
G06F 12/08 P
, G06F 12/08 310 Z
