特許
J-GLOBAL ID：200903085010082782

半導体装置およびCMOS集積回路装置

発明者：
後藤 賢一

後藤 賢一 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (1件)： 伊東 忠彦
公報種別：公開公報
出願番号（国際出願番号）：特願2004-202201
公開番号（公開出願番号）：特開2006-024784
出願日： 2004年07月08日
公開日（公表日）： 2006年01月26日
要約：
【課題】 nチャネルMOSトランジスタにおいてチャネル領域に大きな圧縮応力を基板面に垂直方向に印加して特性を向上させると同時に、pチャネルMOSトランジスタにおいて、かかる圧縮応力による特性の劣化を軽減する。【解決手段】 前記ゲート電極を覆うように、応力を蓄積した応力蓄積絶縁膜が形成し、その際、前記応力蓄積絶縁膜のうち、前記ゲート電極を覆う部分の膜厚を、その外側の部分よりも増大させる。【選択図】 図6
請求項（抜粋）：
半導体基板と、 前記半導体基板中のチャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、 前記半導体基板中、前記ゲート電極の両側に形成された一対の拡散領域とよりなる半導体装置において、 前記ゲート電極の両側壁面には側壁絶縁膜が形成されており、 前記半導体基板上には前記ゲート電極および前記側壁絶縁膜を覆うように、応力を蓄積した応力蓄積絶縁膜が形成されており、 前記応力蓄積絶縁膜は、前記ゲート電極および前記側壁絶縁膜を覆うチャネル部分と、その外側の外側部分とを含み、前記応力蓄積絶縁膜は、前記チャネル部分において、前記外側部分よりも膜厚が増大していることを特徴とする半導体装置。
IPC (3件)：
H01L 29/78 ,  H01L 27/092 ,  H01L 21/823
FI (2件)：
H01L29/78 301N ,  H01L27/08 321C
Fターム (39件)：
5F048AA08 ,  5F048AC03 ,  5F048BA01 ,  5F048BA14 ,  5F048BB06 ,  5F048BB07 ,  5F048BB08 ,  5F048BB11 ,  5F048BB12 ,  5F048BC06 ,  5F048BC15 ,  5F048BC18 ,  5F048BF06 ,  5F048BF07 ,  5F048BF16 ,  5F048BG13 ,  5F048DA23 ,  5F140AA05 ,  5F140AB03 ,  5F140AC01 ,  5F140AC28 ,  5F140BA01 ,  5F140BD09 ,  5F140BF04 ,  5F140BF11 ,  5F140BF18 ,  5F140BG08 ,  5F140BH15 ,  5F140BH27 ,  5F140BJ08 ,  5F140BJ11 ,  5F140BJ17 ,  5F140BJ27 ,  5F140CB04 ,  5F140CC00 ,  5F140CC01 ,  5F140CC08 ,  5F140CC12 ,  5F140CE07
引用特許：
審査官引用 (7件)
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引用文献：
審査官引用 (1件)

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