特許
J-GLOBAL ID：200903085476051135

半導体装置及び表示装置

発明者：
市川 弘明

市川 弘明 について


出願人/特許権者：
ソニー株式会社

ソニー株式会社 について


代理人 (1件)： 鈴木 晴敏
公報種別：公開公報
出願番号（国際出願番号）：特願平11-269580
公開番号（公開出願番号）：特開2001-092377
出願日： 1999年09月24日
公開日（公表日）： 2001年04月06日
要約：
【要約】【課題】 ボトムゲート型の薄膜トランジスタ素子と同時に集積形成される薄膜容量素子の欠陥を抑制する。【解決手段】 半導体装置は、薄膜トランジスタ素子TFTと薄膜容量素子Csとが基板に形成されている。薄膜トランジスタ素子TFTは、基板の上に形成されたゲート電極Gと、その上に成膜された絶縁膜と、その上に形成された半導体薄膜3とからなる積層構造を有する。薄膜容量素子Csは、基板の上に段差STを伴って形成された下側電極LEと、その上に成膜された絶縁膜と、その上に形成された上側電極UEとからなる積層構造を有する。上側電極UEは、下側電極LEの段差STを乗り越える様にして薄膜トランジスタ素子TFTから延設された半導体薄膜3からなり、段差STを乗り越える部分のパタン寸法PWが5μm以下に設定されている。これにより、欠陥が多発する乗越部CTを限定化する。。
請求項（抜粋）：
トランジスタ素子と容量素子とを基板に形成した半導体装置であって、前記トランジスタ素子は、該基板の上に形成されたゲート電極と、その上に成膜された絶縁膜と、その上に形成された半導体薄膜とからなる積層構造を有し、前記容量素子は、該基板の上に段差を伴って形成された下側電極と、その上に成膜された絶縁膜と、その上に形成された上側電極とからなる積層構造を有し、前記上側電極は、下側電極の段差を乗り越える様にして該トランジスタ素子から延設された半導体薄膜からなり、該段差を乗り越える部分のパタン寸法が5μm以下に設定されていることを特徴とする半導体装置。
IPC (5件)：
G09F 9/30 315 ,  G09F 9/30 338 ,  G02F 1/1365 ,  H01L 29/786 ,  H01L 21/336
FI (5件)：
G09F 9/30 315 ,  G09F 9/30 338 ,  G02F 1/136 500 ,  H01L 29/78 612 D ,  H01L 29/78 612 A
Fターム (46件)：
2H092JA26 ,  2H092JA29 ,  2H092JA38 ,  2H092JA42 ,  2H092JA44 ,  2H092JA46 ,  2H092JB13 ,  2H092JB23 ,  2H092JB32 ,  2H092JB33 ,  2H092JB38 ,  2H092JB57 ,  2H092JB63 ,  2H092JB69 ,  2H092KA04 ,  2H092KA07 ,  2H092MA05 ,  2H092MA08 ,  2H092MA14 ,  2H092MA15 ,  2H092MA16 ,  2H092MA18 ,  2H092MA19 ,  2H092MA20 ,  2H092MA30 ,  2H092MA35 ,  2H092MA37 ,  2H092MA41 ,  2H092NA25 ,  2H092NA27 ,  2H092NA29 ,  2H092PA06 ,  5C094AA42 ,  5C094BA03 ,  5C094BA45 ,  5C094CA19 ,  5C094EB05 ,  5C094GB10 ,  5F110AA26 ,  5F110BB01 ,  5F110CC07 ,  5F110GG02 ,  5F110GG13 ,  5F110NN02 ,  5F110NN73 ,  5F110PP03
引用特許：
審査官引用 (8件)
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