特許
J-GLOBAL ID：200903085589442580
半導体装置
発明者：
出願人/特許権者：
代理人 (1件)：
尾身 祐助
公報種別：公開公報
出願番号（国際出願番号）：特願平8-345092
公開番号（公開出願番号）：特開平10-189770
出願日： 1996年12月25日
公開日（公表日）： 1998年07月21日
要約：
【要約】【目的】 領域による高低差を緩和し、形成されるコンタクトホールの深さの差を少なくして、配線パターンの精度を向上させると共に信頼性の向上を図る。【構成】 周辺回路領域Aとメモリセル領域Bとにゲート電極4、n型拡散層3を有するMOSFETと形成し、第1層間絶縁膜6を形成する。領域BにGND配線7を形成すると共に領域Aにダミー配線7aを形成する。第2層間絶縁膜8を形成し、領域Bにポリシリコン抵抗配線9を形成すると共に領域Aにダミー配線9aを形成する。第3層間絶縁膜10を形成し、領域Aにおいてゲート電極上にコンタクトホール11aを形成し、領域Bにおいて拡散層3上にコンタクトホール11bを形成する。Al配線12を形成する。
請求項（抜粋）：
半導体基板の表面領域内および/または半導体基板上に複数の下層導電体層が形成され、その上に層間絶縁膜を介して1ないし複数の中間配線層が形成され、さらにその上に層間絶縁膜を介して上層配線層が形成され、前記下層導電体層上に開口されたコンタクトホールを介して該下層導電体層と前記上層配線層とが接続されている半導体装置において、近傍に回路動作に必要な中間配線層が形成されていないコンタクトホール層の近傍には前記中間配線層と同一の材料で同時に形成されたダミー配線が配置されていることを特徴とする半導体装置。
IPC (4件)：
H01L 21/8244
, H01L 27/11
, H01L 21/3205
, H01L 27/10 481
H01L 27/10 381
, H01L 27/10 481
, H01L 21/88 S
