特許
J-GLOBAL ID：200903086011321930
超薄膜誘電体のブレークダウン現象を利用した半導体メモリセルセル及びメモリアレイ
発明者：
出願人/特許権者：
代理人 (2件)：
恩田 博宣
, 恩田 誠
公報種別：公表公報
出願番号（国際出願番号）：特願2003-529475
公開番号（公開出願番号）：特表2005-504434
出願日： 2002年09月17日
公開日（公表日）： 2005年02月10日
要約：
超薄膜誘電体(312)の周りに構成されるデータ記憶素子(115)を有する半導体メモリセル(300)を使用し、超薄膜誘電体(312)にストレスを与えてブレークダウン(ソフトまたはハードブレークダウン)させてメモリセル(300)のリーク電流レベルを設定することにより情報を記憶する。セル(300)が引き込む電流を検知することによりメモリセル(300)からの読出しが行なわれる。適切と考えられる超薄膜誘電体(312)は約50オングストローム以下の厚さの高信頼度のゲート酸化膜である。
請求項（抜粋）：
選択ライン及びアクセスラインを有したメモリアレイに使用可能なプログラマブル読み取り専用メモリセルであって、
ゲート、該ゲートの下方にあるゲート誘電体、及び、該ゲート誘電体及び前記ゲートの両方の下方にあるとともに、互いに離間する関係に配置されてチャネル領域をそれらの間に画定する第1不純物半導体領域及び第2不純物半導体領域を有するMOS電界効果トランジスタと、
MOSデータ記憶素子と、該MOSデータ記憶素子は導電性構造物、該導電性構造物の可能の超薄膜誘電体、及び前記超薄膜誘電体及び前記導電性構造の両方の下方にある第1不純物半導体領域を有することと、前記MOSデータ記憶素子の前記第1不純物半導体領域は前記MOS電界効果トランジスタの前記第1不純物半導体領域に接続されていることと、
前記MOS電界効果トランジスタの前記ゲートに接続される選択ラインセグメントと、
前記MOS電界効果トランジスタの前記第2不純物半導体領域に接続される第1アクセスラインセグメントと、
前記MOSデータ記憶素子の前記導電性構造に接続される第2アクセスラインセグメントと、を備えるメモリセル。
IPC (2件)：
FI (2件)：
H01L27/10 431
, G11C17/00 301A
5B003AA05
, 5B003AB05
, 5B003AC01
, 5B003AE04
, 5F083CR14
, 5F083GA09
, 5F083LA21
, 5F083PR09
