特許
J-GLOBAL ID：200903086076976497

半導体装置の製造方法およびそれに用いるめっき処理装置、スパッタ装置

発明者：
上野 和良

上野 和良 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 若林 忠 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-245683
公開番号（公開出願番号）：特開2000-077360
出願日： 1998年08月31日
公開日（公表日）： 2000年03月14日
要約：
【要約】【課題】 埋め込み配線や層間接続孔をめっき法を用いて形成する際に、溝または孔内部のボイド発生を防止する。【解決手段】 溝5の内部にバリアメタル膜3、シード金属膜4および第一のめっき膜6をこの順で形成する。第一のめっき膜6の膜厚は、溝5の幅の0.1〜0.5倍程度とする。常温にて5時間程度もしくは300°C以上30分程度の第一のアニーリングを行った後、第二のめっき膜7を形成し、常温にて25時間程度もしくは300°C以上30分程度の第二のアニーリングを行う。その後、CMPにより基板表面を平坦化し、半導体装置を完成する。
請求項（抜粋）：
半導体基板上に絶縁膜を形成し、該絶縁膜の所定箇所に溝または孔を設ける工程と、該溝または孔を埋め込むようにバリアメタル膜を形成する工程と、溝または孔内部に形成された該バリアメタル膜の上にシード金属膜を形成する工程と、該シード金属膜上に、金属材料を用いて第一のめっき膜を形成する工程と、第一のアニーリングを所定時間行う工程と、該第一のめっき膜上に、前記金属材料からなる第二のめっき膜を形成する工程と、第二のアニーリングを所定時間行う工程とを有することを特徴とする半導体装置の製造方法。
IPC (7件)：
H01L 21/288 ,  C23C 14/34 ,  C23C 14/50 ,  C25D 7/12 ,  H01L 21/203 ,  H01L 21/28 301 ,  H01L 21/285
FI (7件)：
H01L 21/288 E ,  C23C 14/34 J ,  C23C 14/50 F ,  C25D 7/12 ,  H01L 21/203 S ,  H01L 21/28 301 R ,  H01L 21/285 S
Fターム (57件)：
4K024AA09 ,  4K024AA10 ,  4K024AA14 ,  4K024AA24 ,  4K024AB02 ,  4K024AB03 ,  4K024AB15 ,  4K024AB19 ,  4K024BA11 ,  4K024BB12 ,  4K024BC10 ,  4K024CA04 ,  4K024CB02 ,  4K024CB15 ,  4K024DA10 ,  4K024DB01 ,  4K024DB10 ,  4K024GA16 ,  4K029AA29 ,  4K029BA08 ,  4K029BA17 ,  4K029BA60 ,  4K029BB02 ,  4K029BC00 ,  4K029BD01 ,  4K029CA00 ,  4K029EA08 ,  4K029GA01 ,  4M104AA01 ,  4M104BB04 ,  4M104BB14 ,  4M104BB37 ,  4M104CC01 ,  4M104DD07 ,  4M104DD37 ,  4M104DD39 ,  4M104DD52 ,  4M104DD75 ,  4M104DD78 ,  4M104FF13 ,  4M104FF18 ,  4M104FF22 ,  4M104HH20 ,  5F103AA08 ,  5F103BB33 ,  5F103BB56 ,  5F103BB57 ,  5F103DD27 ,  5F103DD28 ,  5F103GG01 ,  5F103HH03 ,  5F103LL14 ,  5F103NN01 ,  5F103PP03 ,  5F103PP06 ,  5F103PP07 ,  5F103RR04
引用特許：
審査官引用 (4件)
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