特許
J-GLOBAL ID：200903086272288957

半導体装置の製造方法

発明者：
大場 一之

大場 一之 について


出願人/特許権者：
セイコーエプソン株式会社

セイコーエプソン株式会社 について


代理人 (1件)： 鈴木 喜三郎 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-209313
公開番号（公開出願番号）：特開2001-036041
出願日： 1999年07月23日
公開日（公表日）： 2001年02月09日
要約：
【要約】【課題】 素子の微細化が進んでも隣接する容量素子の下部電極間のショートを防止できる半導体装置の製造方法を提供する。【解決手段】 本発明に係る半導体装置の製造方法は、容量素子を備えた半導体装置を製造する方法である。この製造方法は、シリコン酸化膜9に、前記容量素子の下部電極の外形状を有する凹部を複数並べて形成する工程と、前記凹部内及び前記シリコン酸化膜9上に、該凹部が完全には埋まらない厚さのポリシリコン膜を堆積する工程と、前記ポリシリコン膜を、前記シリコン酸化膜9の上面の深さまでCMP法によって研磨することにより、前記凹部の内面上に前記ポリシリコン膜を形成する工程と、前記ポリシリコン膜の相互間に存在するシリコン酸化膜9を除去する工程と、を具備するものである。
請求項（抜粋）：
容量素子を備えた半導体装置を製造する製造方法であって、絶縁膜に、前記容量素子の下部電極の外形状を有する凹部を複数並べて形成する工程と、前記凹部の内面上に、該凹部が完全に埋まらない厚さの導電膜を形成する工程と、を具備することを特徴とする半導体装置の製造方法。
IPC (3件)：
H01L 27/108 ,  H01L 21/8242 ,  H01L 27/10 451
FI (3件)：
H01L 27/10 621 C ,  H01L 27/10 451 ,  H01L 27/10 651
Fターム (17件)：
5F083AD10 ,  5F083AD24 ,  5F083FR01 ,  5F083GA27 ,  5F083GA30 ,  5F083JA01 ,  5F083JA12 ,  5F083JA32 ,  5F083JA36 ,  5F083JA39 ,  5F083JA40 ,  5F083JA47 ,  5F083JA56 ,  5F083PR21 ,  5F083PR29 ,  5F083PR36 ,  5F083PR40
引用特許：
審査官引用 (3件)

前のページに戻る

TOP

BOTTOM