特許

J-GLOBAL ID：200903086318615036

半導体装置の設計方法、半導体装置の設計プログラム及び半導体装置の設計装置

発明者： 大庭 久芳 ,  渡邉 淳
出願人/特許権者： 富士通株式会社
代理人 (1件)： 服部 毅巖
公報種別：公開公報
出願番号（国際出願番号）：特願2002-196865
公開番号（公開出願番号）：特開2004-039951
出願日： 2002年07月05日
公開日（公表日）： 2004年02月05日
要約：

【課題】ダミーパターンと設計パターンとの密度を、半導体チップの全部分において均一化した半導体装置を設計する。【解決手段】半導体装置のレイアウト層のレイアウトパターン1aをレイアウトパターン1bに示すように分割領域2a,2b,・・・に分割する(ステップS1)。レイアウトパターン1cの分割領域拡大図Aに示すように、分割領域の設計パターン間にダミーパターンを挿入する(ステップS2)。ダミーパターンと設計パターンとの密度を分割領域毎に算出する(ステップS3)。密度が所望の値となるように、分割領域毎のダミーパターンのパターンルールを、レイアウトパターン1dの分割領域拡大図Bのダミーパターン4bに示すように変更する(ステップS4)。【選択図】 図1

請求項（抜粋）：

ダミーパターンを設計パターン間に挿入するコンピュータを用いた半導体装置の設計方法において、 半導体装置のレイアウト層のレイアウトパターンを分割領域に分割し、 前記分割領域の設計パターン間にダミーパターンを挿入し、 前記ダミーパターンと前記設計パターンとの密度を前記分割領域毎に算出し、前記密度が所望の値となるように前記ダミーパターンのパターンルールを変更する、 ことを特徴とする半導体装置の設計方法。

IPC (4件)：

H01L21/82 ,  G06F17/50 ,  H01L21/822 ,  H01L27/04

FI (4件)：

H01L21/82 D ,  G06F17/50 658M ,  H01L21/82 C ,  H01L27/04 A

Fターム (32件)：

5B046AA08 ,  5B046BA06 ,  5F038CA03 ,  5F038CA05 ,  5F038CA07 ,  5F038CA17 ,  5F038CA18 ,  5F038CD10 ,  5F038CD13 ,  5F038EZ09 ,  5F038EZ11 ,  5F038EZ20 ,  5F064DD02 ,  5F064DD03 ,  5F064DD05 ,  5F064DD07 ,  5F064DD13 ,  5F064DD14 ,  5F064DD19 ,  5F064DD24 ,  5F064DD26 ,  5F064DD50 ,  5F064EE02 ,  5F064EE03 ,  5F064EE05 ,  5F064EE09 ,  5F064EE15 ,  5F064EE17 ,  5F064EE19 ,  5F064EE43 ,  5F064EE60 ,  5F064HH06

引用特許：

審査官引用 (5件)

• 集積回路とそのパターン設計方法及び設計装置
  公報種別：公開公報   出願番号：特願平9-190795   出願人：松下電器産業株式会社
• 半導体集積回路およびその製造方法
  公報種別：公開公報   出願番号：特願平10-102630   出願人：岩手東芝エレクトロニクス株式会社, 株式会社東芝
• 半導体装置およびダミーパターンの配置方法
  公報種別：公開公報   出願番号：特願2001-012789   出願人：三菱電機株式会社
• 平坦化パターン生成方法
  公報種別：公開公報   出願番号：特願2001-173577   出願人：松下電器産業株式会社
• 半導体集積回路のフロアプラン演算装置
  公報種別：公開公報   出願番号：特願平8-105260   出願人：日本電気株式会社