特許
J-GLOBAL ID：200903086506977441
フラッシュメモリとフラッシュメモリのプログラムベリファイ方法
発明者：
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出願人/特許権者：
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代理人 (1件)：
小笠原 史朗
公報種別：公開公報
出願番号（国際出願番号）：特願2005-133202
公開番号（公開出願番号）：特開2006-024345
出願日： 2005年04月28日
公開日（公表日）： 2006年01月26日
要約：
【課題】 ビット線がメモリセル間で共有されたメモリアレイでは、プログラムベリファイ時に、隣接セルにセル電流が流出するために、プログラムすべきメモリセルのしきい値が低めに誤判定される。【解決手段】 プログラムベリファイ時に、制御回路3は、プログラムすべきメモリセルのオフセットn以下の隣接セルがすべて消去状態である場合にはフェイル値を、それ以外の場合はパス値を、隣接セルバッファ5に書き込む。制御回路3は、入力された書き込みデータについてベリファイを行うとともに、隣接セルバッファ5に記憶されたデータについてもベリファイを行う。後者のベリファイでは、セル電流の流出分を補償するために、通常よりも高いベリファイ電圧が使用される。【選択図】 図1
請求項（抜粋）：
プログラムベリファイ機能を有するフラッシュメモリであって、
メモリセルと、ワード線と、ワード線方向に隣り合うメモリセル間で共有されたビット線とを含むフラッシュメモリアレイと、
前記フラッシュメモリアレイへの書き込みデータのバッファとして機能するライトバッファと、
前記ライトバッファ以上の容量を有する隣接セルバッファと、
前記フラッシュメモリアレイに対してプログラムベリファイを行う制御回路とを備え、
前記制御回路は、
入力された前記書き込みデータを前記ライトバッファに書き込み、
前記書き込みデータと、前記フラッシュメモリアレイからの読み出しデータとに基づき論理演算を行い、得られた結果を隣接セルデータとして前記隣接セルバッファに書き込み、
前記書き込みデータと前記フラッシュメモリアレイとの間でベリファイを行うとともに、前記隣接セルデータと前記フラッシュメモリアレイとの間でベリファイを行い、
ベリファイに失敗したビットに対応したメモリセルにプログラムパルスを印加することを特徴とする、フラッシュメモリ。
IPC (2件)：
FI (5件)：
G11C17/00 611A
, G11C17/00 611G
, G11C17/00 622C
, G11C17/00 601T
, G11C17/00 601Q
5B125BA02
, 5B125BA08
, 5B125CA15
, 5B125CA20
, 5B125DB01
, 5B125DB08
, 5B125DB11
, 5B125EA04
, 5B125EB01
, 5B125EB02
, 5B125ED10
, 5B125EF08
, 5B125FA01
出願人引用 (7件)
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審査官引用 (3件)
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