特許

J-GLOBAL ID：200903086517491192

半導体装置及びその製造方法

発明者： 赤坂 泰志
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-306457
公開番号（公開出願番号）：特開2002-118175
出願日： 2000年10月05日
公開日（公表日）： 2002年04月19日
要約：

【要約】【課題】p型MISFET及びn型MISFETの金属ゲート電極として、それぞれ最適な仕事関数を有する材料を用い、低しきい値電圧のMISFETを形成する。【解決手段】N型MISトランジスタのゲート電極は、ゲート絶縁膜615に接し、仕事関数φfが、閾値電圧Vthに対し、Vth+3.9≦φf≦Vth+4.1である第1の金属膜616を具備し、P型MISトランジスタのゲート電極は、ゲート絶縁膜615に接し、仕事関数φfが、5.1+Vth≦φf≦5.3+Vthである第2の金属膜617を具備してなる。

請求項（抜粋）：

N型MISトランジスタ及びP型MISトランジスタが形成された半導体装置であって、前記N型MISトランジスタのゲート電極は、ゲート絶縁膜に接し、仕事関数φf[eV]が、閾値電圧Vth[V]に対し、Vth+3.9≦φf≦Vth+4.1である第1の金属含有膜を具備し、前記P型MISトランジスタのゲート電極は、前記ゲート絶縁膜に接し、仕事関数φf[eV]が、前記閾値電圧Vth[V]に対し、5.1+Vth≦φf≦5.3+Vthである第2の金属含有膜を具備してなることを特徴とする半導体装置。

IPC (5件)：

H01L 21/8238 ,  H01L 27/092 ,  H01L 21/28 ,  H01L 21/28 301 ,  H01L 29/43

FI (4件)：

H01L 21/28 B ,  H01L 21/28 301 R ,  H01L 27/08 321 D ,  H01L 29/62 G

Fターム (37件)：

4M104AA01 ,  4M104BB02 ,  4M104BB16 ,  4M104BB18 ,  4M104BB30 ,  4M104BB39 ,  4M104CC05 ,  4M104DD03 ,  4M104DD04 ,  4M104DD26 ,  4M104DD64 ,  4M104DD75 ,  4M104DD81 ,  4M104EE03 ,  4M104EE16 ,  4M104EE17 ,  4M104FF13 ,  4M104GG09 ,  4M104GG10 ,  4M104HH16 ,  4M104HH20 ,  5F048AA00 ,  5F048AC03 ,  5F048BA01 ,  5F048BB09 ,  5F048BB10 ,  5F048BB11 ,  5F048BB12 ,  5F048BB14 ,  5F048BC06 ,  5F048BD04 ,  5F048BD05 ,  5F048BE03 ,  5F048BG14 ,  5F048DA25 ,  5F048DA27 ,  5F048DA30

引用特許：

審査官引用 (4件)

• 半導体装置の製法
  公報種別：公開公報   出願番号：特願平10-242059   出願人：テキサスインスツルメンツインコーポレイテツド
• CMOS半導体素子およびその形成方法
  公報種別：公開公報   出願番号：特願平11-182673   出願人：モトローラ・インコーポレイテッド
• 特開昭62-076665
  
• 半導体装置およびその製造方法
  公報種別：公開公報   出願番号：特願平10-326964   出願人：株式会社東芝