特許
J-GLOBAL ID：200903086533030359

半導体装置およびその製造方法

発明者：
内藤 達也

内藤 達也 について

, 
根本 道生

根本 道生 について

, 
金丸 浩

金丸 浩 について


出願人/特許権者：
富士電機ホールディングス株式会社

富士電機ホールディングス株式会社 について


代理人 (1件)： 篠部 正治
公報種別：公開公報
出願番号（国際出願番号）：特願2002-194399
公開番号（公開出願番号）：特開2004-039842
出願日： 2002年07月03日
公開日（公表日）： 2004年02月05日
要約：
【課題】順方向電圧降下とそのばらつきの低減を図り、順方向電圧降下と逆回復損失のトレードオフの改善を図り、ソフトリカバリー化を図る。【解決手段】アンチモンを導入したnカソード層1に、リンをドープさせながらエピタキシャル成長層20を形成し、このエピタキシャル成長層20の不純物濃度を、n+ 層1側から中央部(Xp)までは、徐々に増大させ、中央部(Xp)からエピタキシャル成長層20表面へ向かって、不純物濃度を徐々に減少させる。このエピタキシャル成長層20の表面層にpアノード層3を形成し、nカソード層1の表面層に1×1018cm-3以上の表面濃度のAsを導入してn+ 層4を形成する。このn+ 層4を形成することで、カソード電極6とのオーミック性が確保され、オン電圧(順方向電圧降下)とそのばらつきを低減できる。また、オン電圧とターンオフ損失のトレードオフも改善できる。また、nドリフト層の中央部Xpの濃度を高めることでソフトリカバリー化することができる。【選択図】 図3
請求項（抜粋）：
n型の第1半導体層と、該第1半導体層の一方の主面に形成され、該第1半導体層より低不純物濃度のn型の第2の半導体層と、該第2半導体層の表面に形成され、該第2半導体層より高不純物濃度のp型の第3半導体層と、前記第1半導体層の他方の主面に砒素を導入してなり、前記第1半導体層より高不純物濃度で、所定の表面濃度を有するn型の第4半導体層と、前記第3半導体層上に形成された第1主電極と、前記第4半導体層上に形成された第2主電極とからなることを特徴とする半導体装置。
IPC (2件)：
H01L21/329 ,  H01L21/28
FI (2件)：
H01L29/91 A ,  H01L21/28 301R
Fターム (8件)：
4M104BB03 ,  4M104BB14 ,  4M104CC01 ,  4M104DD26 ,  4M104FF02 ,  4M104FF13 ,  4M104GG02 ,  4M104HH15
引用特許：
審査官引用 (5件)
全件表示

前のページに戻る

TOP

BOTTOM