特許
J-GLOBAL ID：200903087063575449
半導体記憶装置のキャパシタ構成
発明者：
出願人/特許権者：
代理人 (1件)：
秋元 輝雄
公報種別：公開公報
出願番号（国際出願番号）：特願平9-140458
公開番号（公開出願番号）：特開平10-135428
出願日： 1997年05月29日
公開日（公表日）： 1998年05月22日
要約：
【要約】 (修正有)【課題】 トランスファー・トランジスタを有するダイナミック・ランダム・アクセス・メモリー(DRAM)セルの電荷蓄積コンデンサー構造に関するものである。【解決手段】 半導体メモリーデヴァイスは、基板、トランスファー・トランジスタおよび前記基板上に形成された蓄積コンデンサーを含む。このトランスファー・トランジスタは、ドレイン領域とソース領域とを有し、それの一方が荷電蓄積コンデンサーに電気的に結合している。荷電蓄積コンデンサーは、トリー状の電導層、誘電体層および上位のブランチ状電導層を含む。トランク状電導層とブランチ状電導層とが蓄積コンデンサーの蓄積電極を形成する。上位の電導層は、荷電蓄積コンデンサーの対向電極として作用する。
請求項（抜粋）：
以下の構成を備える半導体メモリーデヴァイス:(a)基板;(b)ソース/ドレイン領域を有している、前記基板上のトランスファー・トランジスタ;および(c)前記ソース/ドレイン領域に電気的に接続した以下の構成を備える蓄積コンデンサー:前記ソース/ドレイン領域に電気的に接続した底部を有するトランク状電導層;このトランク状電導層は、さらにインナーサーフェースと、前記底部から実質的に伸直しているアップライト延長部を有しており;断面がL形状のブランチ状電導層で、該ブランチ状電導層の端部がトランク状電導層のインナーフェースに接続し、該トランク状電導層と該ブランチ状電導層とが蓄積コンデンサーの蓄積電極を形成し;該トランク状電導層と該ブランチ状電導層との露出した面にある誘電体層、および蓄積コンデンサーの対向電極として作用する前記誘電体層の面にある上位の電導層。
IPC (4件)：
H01L 27/108
, H01L 21/8242
, H01L 27/04
, H01L 21/822
H01L 27/10 621 C
, H01L 27/04 C
, H01L 27/10 621 A
