特許

J-GLOBAL ID：200903087222674810

デバイスの製造方法およびそれによって製造されたデバイス

発明者： キース フランク ベスト ,  ジョセフ ジェイ、コンソリーニ ,  アレクザンダー フリッツ
出願人/特許権者： エイエスエムエル ネザランドズ ベスローテン フエンノートシャップ
代理人 (4件)： 浅村 皓 ,  浅村 肇 ,  吉田 裕 ,  岩本 行夫
公報種別：公開公報
出願番号（国際出願番号）：特願2003-382650
公開番号（公開出願番号）：特開2004-165670
出願日： 2003年11月12日
公開日（公表日）： 2004年06月10日
要約：

【課題】別途ハードウェアを用いることなく、基板の一方の側に、基板の他方の側に設けたマーカと整合させて、改善された精度で、プリントを行なうことができるデバイスの製造方法を提供する。【解決手段】第1表面10a、第2表面10bを有する第1基板Wを用意する段階と、基板の第1表面に、少なくとも1つの反転アライメント標示1〜8のパターンを付与する段階と、アライメント標示の上に保護層11を設ける段階と、第1基板の第1表面を、第2基板CWに接合する段階と、第1基板を保護層まで局所的にエッチングして、反転アライメント標示の周囲に堀溝17を形成する段階と、表裏位置合わせ装置を有するリソグラフ投影装置を用い、堀溝内に見えるアライメント標示に基板を整合させて、第2表面に、パターン付与された少なくとも1つの層15を形成する段階とを含むデバイスの製造方法。【選択図】図8

請求項（抜粋）：

第1および第2の表面を有する第1の基板を用意する段階と、 前記基板の前記第1の表面に、少なくとも1つの反転アライメント・マーカのパターンを付与する段階と、 前記アライメント・マーカの上に保護層を設ける段階と、 前記第1の基板の前記第1の表面を、第2の基板に接合する段階と、 前記第1の基板を前記保護層まで局所的にエッチングして、前記反転アライメント・マーカの周囲に堀溝を形成する段階と、 表裏位置合わせ装置を有するリソグラフ投影装置を用い、前記堀溝内に見えるアライメント・マーカに前記基板を整合させて、前記第2の表面に、パターン付与された少なくとも1つの層を形成する段階とを含むデバイスの製造方法。

IPC (2件)：

H01L21/027 ,  G03F9/00

FI (2件)：

H01L21/30 502M ,  G03F9/00 H

Fターム (8件)：

5F046AA15 ,  5F046AA26 ,  5F046EA19 ,  5F046EA23 ,  5F046EA24 ,  5F046EA26 ,  5F046EB01 ,  5F046EB10

引用特許：

審査官引用 (4件)

• 半導体装置およびその製造方法
  公報種別：公開公報   出願番号：特願平11-032028   出願人：日本電気株式会社
• アライメントマーク及びその製造方法と、このアライメントマークを用いた露光方法及びこの露光方法を用いて製造された半導体装置
  公報種別：公開公報   出願番号：特願平7-082090   出願人：株式会社東芝
• アライメントマーク、半導体装置および半導体装置の製造方法
  公報種別：公開公報   出願番号：特願2000-311069   出願人：シャープ株式会社
• 特開昭63-158854