特許
J-GLOBAL ID：200903087232273589
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平11-149617
公開番号（公開出願番号）：特開2000-340592
出願日： 1999年05月28日
公開日（公表日）： 2000年12月08日
要約：
【要約】【課題】ウェーハ処理枚数を重ねても、安定な処理により導電膜(BLM膜)とバンプとの接合界面における電気抵抗の上昇や接合強度の低下などを抑制し、接続信頼性を向上させることができる半導体装置の製造方法を提供する。【解決手段】半導体ウェーハ10上に、パッド電極11に接続する導電膜14を形成し、導電膜14の上層にマスク層Rを形成し、バンプ形成位置においてマスク層Rに開口部Pをパターン形成する。次に、ダミーウェーハ上に絶縁体を堆積させ、ダミーウェーハ上に堆積された絶縁体をプラズマエッチングにより除去して、プラズマ処理室の内壁面上に絶縁体を堆積させた後に、前記プラズマ処理室において、開口部Pにおける導電膜表面を清浄化する。次に、開口部Pにおいて導電膜14の上層にバンプ16bを形成する。
請求項（抜粋）：
半導体チップの回路パターンに接続するパッド電極が形成された半導体ウェーハ上に前記パッド電極に接続するようにバンプを形成する半導体装置の製造方法であって、前記半導体ウェーハ上に、前記パッド電極に接続する導電膜を形成する工程と、前記導電膜の上層にマスク層を形成する工程と、バンプ形成位置において前記マスク層に開口部をパターン形成する工程と、ダミーウェーハ上に絶縁体を堆積させる工程と、前記ダミーウェーハ上に堆積された絶縁体をプラズマエッチングにより除去する工程と、前記プラズマエッチングを行うプラズマ処理室において、プラズマ処理により前記開口部における前記導電膜表面を清浄化する工程と、前記開口部において前記導電膜の上層にバンプを形成する工程とを有する半導体装置の製造方法。
引用特許：
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