特許
J-GLOBAL ID：200903087278998081
電力用半導体装置
発明者：
,
,
出願人/特許権者：
代理人 (1件)：
鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-319027
公開番号（公開出願番号）：特開平10-163483
出願日： 1996年11月29日
公開日（公表日）： 1998年06月19日
要約：
【要約】【課題】オン抵抗が低く、かつ最大遮断電流密度が高い電力用半導体素子を実現すること。【解決手段】電力用半導体素子として、高抵抗のN型ベース層1と、この表面に形成されたP型ベース層2と、平面パターンが梯子パターンでP型ベース層2の表面からN型ベース層1に達する深さのトレンチ溝内に、ゲート絶縁膜3を介して埋め込み形成されたゲート電極4と、P型ベース層2の表面に上記トレンチ溝に接して選択的に形成されたN型エミッタ層5と、N型エミッタ層5および上記トレンチ溝が形成されたP型ベース層2に設けられたカソード電極6と、N型ベース層1の裏面に形成されたP型エミッタ層8と、P型エミッタ層8に設けられたアノード電極9とで構成されたトレンチ型IGBTを用いる。
請求項（抜粋）：
高抵抗の第1導電型ベース層と、この第1導電型ベース層の表面に形成された第2導電型ベース層と、平面パターンが閉じた帯状パターンを有し、かつ前記第2導電型ベース層の表面から前記第1導電型ベース層に達する深さの溝内に、ゲート絶縁膜を介して埋め込み形成されたゲート電極と、前記平面パターンが閉じた帯状パターンの部分の溝で囲まれた領域の前記第2導電型ベース層の表面に、該溝に接して選択的に形成された第1導電型エミッタ層と、この第1導電型エミッタ層および前記溝で囲まれた領域の前記第2導電型ベース層に設けられた第1の主電極と、前記第2導電型ベース層と反対側の前記第1導電型ベース層の表面に形成された第2導電型エミッタ層と、この第2導電型エミッタ層に設けられた第2の主電極とからなる絶縁ゲート型半導体素子を具備してなることを特徴とする電力用半導体装置。
FI (2件)：
H01L 29/78 655 F
, H01L 29/78 653 C
