薄膜半導体装置

発明者： ,
出願人/特許権者：
代理人 (1件)：鈴木晴敏
公報種別：公開公報
出願番号（国際出願番号）：特願平9-054195
公開番号（公開出願番号）：特開平10-242474
出願日： 1997年02月21日
公開日（公表日）： 1998年09月11日
要約：

【要約】【課題】絶縁基板上にトランジスタ素子及び容量素子を集積形成した薄膜半導体装置において、容量素子のキャパシタンス変動を抑制する。【解決手段】トランジスタ素子は薄膜トランジスタ2からなり、下から順にゲート電極21、ゲート絶縁膜22及び半導体薄膜23を積層したボトムゲート構造を有し、半導体薄膜23にはチャネル領域Chとソース領域S及びドレイン領域Dが形成されている。容量素子は薄膜容量3からなり、下から順にゲート電極21と同一の導電体層からなる下部電極31、ゲート絶縁膜22と同一の絶縁体層からなる誘電膜32、及び半導体薄膜23と同一の半導体層からなる上部電極33を積層したものである。上部電極33はソース領域S及びドレイン領域Dの形成と同時に不純物を注入して低抵抗化されている。

請求項（抜粋）：

絶縁基板上にトランジスタ素子及び容量素子を集積形成した薄膜半導体装置であって、該トランジスタ素子は下から順にゲート電極、ゲート絶縁膜及び半導体薄膜を積層したボトムゲート構造を有し、半導体薄膜にチャネル領域とソース/ドレイン領域を形成した薄膜トランジスタであり、該容量素子は下から順に該ゲート電極と同一の導電体層からなる下部電極、該ゲート絶縁膜と同一の絶縁体層からなる誘電膜、及び該半導体薄膜と同一の半導体層からなる上部電極を積層した薄膜容量であり、前記上部電極は該ソース/ドレイン領域の形成と同時に不純物を注入して形成することを特徴とする薄膜半導体装置。

IPC (3件)：

H01L 29/786 , G02F 1/136 500 , H01L 21/336

FI (3件)：

H01L 29/78 613 Z , G02F 1/136 500 , H01L 29/78 616 L

引用特許：

出願人引用 (6件)

表示用半導体装置
公報種別：公開公報出願番号：特願平7-206584 出願人：ソニー株式会社
表示用薄膜半導体装置の製造方法
公報種別：公開公報出願番号：特願平7-104746 出願人：ソニー株式会社
液晶表示装置
公報種別：公開公報出願番号：特願平6-248203 出願人：株式会社東芝

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審査官引用 (5件)

表示用半導体装置
公報種別：公開公報出願番号：特願平7-206584 出願人：ソニー株式会社
表示用薄膜半導体装置の製造方法
公報種別：公開公報出願番号：特願平7-104746 出願人：ソニー株式会社
半導体装置
公報種別：公開公報出願番号：特願平3-286739 出願人：シヤープ株式会社

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