特許
J-GLOBAL ID：200903087665752082

半導体装置および積層膜の形成方法

発明者：
鈴木 健二

鈴木 健二 について

, 
鄭 基市

鄭 基市 について

, 
大久保 和哉

大久保 和哉 について


出願人/特許権者：
東京エレクトロン株式会社

東京エレクトロン株式会社 について


代理人 (1件)： 高山 宏志
公報種別：公開公報
出願番号（国際出願番号）：特願2004-021924
公開番号（公開出願番号）：特開2005-217176
出願日： 2004年01月29日
公開日（公表日）： 2005年08月11日
要約：
【課題】 ゲート電極の低抵抗化とFによるゲート絶縁膜の劣化の解消とを実現しつつ、ゲート電極材料の仕事関数を制御することによりしきい値電圧を制御可能な半導体装置を提供すること。【解決手段】 Si基板1上にゲート酸化膜2を介して形成されたゲート電極3は、W(CO)6ガスとSiを含有するガスおよびNを含有するガスのうち少なくとも1種とを用いたCVDにより形成されたWとSiおよびNのうち少なくとも1種とを含むW化合物膜3aを有し、W化合物膜3aのSi,Nの含有量によってW化合物膜3aの仕事関数が制御される。【選択図】 図1
請求項（抜粋）：
半導体基板上にゲート絶縁膜を介して形成されたゲート電極を有する半導体装置であって、 前記ゲート電極は、金属カルボニルを含有する原料とSiを含有する原料およびNを含有する原料のうち少なくとも1種とを用いたCVDにより形成され、前記金属カルボニル中の金属とSiおよびNのうち少なくとも1種とを含む金属化合物膜を有し、 前記金属化合物膜のSi,Nの含有量によって前記金属化合物膜の仕事関数が制御されることを特徴とする半導体装置。
IPC (5件)：
H01L21/285 ,  H01L21/28 ,  H01L29/423 ,  H01L29/49 ,  H01L29/78
FI (5件)：
H01L21/285 C ,  H01L21/285 301 ,  H01L21/28 301R ,  H01L29/78 301G ,  H01L29/58 G
Fターム (38件)：
4M104AA01 ,  4M104AA09 ,  4M104BB04 ,  4M104BB05 ,  4M104BB14 ,  4M104BB16 ,  4M104BB17 ,  4M104BB18 ,  4M104BB39 ,  4M104CC05 ,  4M104DD44 ,  4M104DD45 ,  4M104DD63 ,  4M104FF18 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  4M104HH05 ,  4M104HH16 ,  4M104HH20 ,  5F140AA01 ,  5F140AA06 ,  5F140BA01 ,  5F140BF01 ,  5F140BF03 ,  5F140BF05 ,  5F140BF08 ,  5F140BF10 ,  5F140BF11 ,  5F140BF14 ,  5F140BF18 ,  5F140BF20 ,  5F140BF21 ,  5F140BF24 ,  5F140BF38 ,  5F140BG28 ,  5F140BK13 ,  5F140CE10
引用特許：
出願人引用 (2件) 審査官引用 (3件)

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