特許
J-GLOBAL ID：200903097031916355

半導体装置及びその製造方法

発明者：
中嶋 一明

中嶋 一明 について

, 
松尾 浩司

松尾 浩司 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-344226
公開番号（公開出願番号）：特開2003-258121
出願日： 2002年11月27日
公開日（公表日）： 2003年09月12日
要約：
【要約】【課題】 デュアルメタルゲートプロセスの問題を改善し、素子の特性や信頼性を向上させることが可能な半導体装置を提供する。【解決手段】 第1のゲート絶縁膜20と、第1のゲート絶縁膜上に設けられたMSi<SB>x </SB>膜(ただし、Mはタングステン及びモリブデンの中から選択された金属元素、x>1)24を含む第1のゲート電極とを備えたn型MISトランジスタと、第2のゲート絶縁膜20と、第2のゲート絶縁膜上に設けられたMSi<SB>y </SB>膜(ただし、0≦y<1)21を含む第2のゲート電極とを備えたp型MISトランジスタと、を備えた半導体装置である。
請求項（抜粋）：
第1のゲート絶縁膜と、前記第1のゲート絶縁膜上に設けられたMSi<SB>x </SB>膜(ただし、Mはタングステン及びモリブデンの中から選択された金属元素、x>1)を含む第1のゲート電極と、を備えたn型MISトランジスタと、第2のゲート絶縁膜と、前記第2のゲート絶縁膜上に設けられたMSi<SB>y </SB>膜(ただし、0≦y<1)を含む第2のゲート電極と、を備えたp型MISトランジスタと、を備えたことを特徴とする半導体装置。
IPC (5件)：
H01L 21/8238 ,  H01L 21/28 301 ,  H01L 27/092 ,  H01L 29/423 ,  H01L 29/49
FI (3件)：
H01L 21/28 301 S ,  H01L 27/08 321 D ,  H01L 29/58 G
Fターム (53件)：
4M104AA01 ,  4M104BB01 ,  4M104BB04 ,  4M104BB05 ,  4M104BB06 ,  4M104BB07 ,  4M104BB16 ,  4M104BB18 ,  4M104BB20 ,  4M104BB26 ,  4M104BB28 ,  4M104BB38 ,  4M104BB40 ,  4M104CC05 ,  4M104DD03 ,  4M104DD37 ,  4M104DD43 ,  4M104DD45 ,  4M104DD78 ,  4M104DD83 ,  4M104DD84 ,  4M104DD91 ,  4M104EE03 ,  4M104EE09 ,  4M104EE16 ,  4M104EE17 ,  4M104FF13 ,  4M104FF18 ,  4M104GG08 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  4M104HH16 ,  5F048AA07 ,  5F048AA09 ,  5F048AC03 ,  5F048BA01 ,  5F048BB01 ,  5F048BB04 ,  5F048BB08 ,  5F048BB09 ,  5F048BB10 ,  5F048BB11 ,  5F048BB12 ,  5F048BB13 ,  5F048BB14 ,  5F048BB18 ,  5F048BC06 ,  5F048BD04 ,  5F048BF06 ,  5F048BG13 ,  5F048BG14 ,  5F048DA27
引用特許：
出願人引用 (3件) 審査官引用 (3件)

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