特許
J-GLOBAL ID：200903087884413358
電力節減機能付半導体メモリ素子のバッファ制御回路および方法
発明者：
出願人/特許権者：
代理人 (1件)：
長谷川 芳樹 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-355364
公開番号（公開出願番号）：特開平10-199254
出願日： 1997年12月24日
公開日（公表日）： 1998年07月31日
要約：
【要約】【課題】 本発明は、既存の同期式ディラム動作を規定したスペクを変更しない状態で、ディラムパワーダウンモード状態でない時に消耗する電流を効果的に減縮することを目的とする。【解決手段】 本発明は電力節減機能付半導体メモリ素子のバッファ制御回路及び方法に関し、特に、同期式ディラムが待機状態の場合、命令及びアドレスを入力されるバッファ端で消耗する電流を簡単な論理素子等を組合わせて制御することにより、全体的なディラムの電力消耗を減縮させる半導体メモリ素子のバッファ制御回路および方法に関する。
請求項（抜粋）：
外部から入力するクロック信号の状態を検出する第1検出部と、チップセレクト信号の状態を検出する第2検出部と、前記それぞれの検出部から出力する信号を組合わせてバッファ制御信号を生成するバッファ制御信号生成部を含み、待機状態にある半導体メモリ素子で消耗する電流を減縮させることを特徴とする電力節減機能付半導体メモリ素子のバッファ制御回路。
IPC (2件)：
G11C 11/409
, G11C 11/407
G11C 11/34 354 P
, G11C 11/34 362 S
