不揮発性半導体記憶装置

発明者：
出願人/特許権者：
代理人 (1件)：鈴江武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平6-077075
公開番号（公開出願番号）：特開平7-287984
出願日： 1994年04月15日
公開日（公表日）： 1995年10月31日
要約：

【要約】【目的】ビット線間の容量結合に起因する読み出しの誤動作を防止する。【構成】NANDセル型EEPROMにおいて、複数のビット線BLiに対応して設けられ、同時に制御される複数のセンス・ラッチ回路1-i と、複数のビット線と対応するセンス・ラッチ回路の入力部との間に対応して接続されたトランスファゲート用MOSトランジスタQ11と、各トランスファゲート用MOSトランジスタのゲートノードの電位を制御するために設けられ、制御の対象となるトランスファゲートの一端側に接続されているビット線にメモリセルから読み出された“H”レベルの電位が隣接ビット線との容量結合により低下した場合にトランスファゲートの他端側のセンス入力部での電位低下量を抑制するようにトランスファゲートのゲートノードの電位を制御するトランスファゲート制御回路40とを具備することを特徴とする。

請求項（抜粋）：

複数のビット線と、上記各ビット線を所定のタイミングで充電するための充電回路と、前記複数のビット線にそれぞれ対応して設けられ、閾値が第1の範囲及び第2の範囲をとることにより情報を記憶するMOSトランジスタからなり、対応する前記ビット線の電荷を所定期間に上記閾値に応じて放電するあるいは放電しないように制御される複数の不揮発性メモリセルと、前記複数のビット線にそれぞれ対応して設けられ、対応する前記ビット線の電位をセンスしてラッチする複数のセンス・ラッチ回路と、上記各センス・ラッチ回路の動作を同時に制御するためのセンス・ラッチ制御信号を供給する制御信号供給回路と、前記複数のビット線と対応する上記センス・ラッチ回路の入力部との間にそれぞれ対応して接続された複数のトランスファゲート用MOSトランジスタと、上記各トランスファゲート用MOSトランジスタのゲートノードの電位を制御するために設けられ、制御の対象となる前記トランスファゲート用MOSトランジスタの一端側に接続されている前記ビット線に前記メモリセルから読み出された“H”レベルの電位が隣接ビット線との容量結合により低下した場合に上記トランスファゲート用MOSトランジスタの他端側のセンス入力部での電位低下量を抑制するように上記トランスファゲートのゲートノードの電位を制御するトランスファゲート制御回路とを具備することを特徴とする不揮発性半導体記憶装置。

引用特許：

出願人引用 (7件)

特開平3-165400
特開昭59-121696
読み出し専用記憶装置
公報種別：公開公報出願番号：特願平6-003144 出願人：株式会社東芝, 東芝マイクロエレクトロニクス株式会社

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