特許
J-GLOBAL ID：200903088506760828

半導体装置の製造方法

発明者：
森田 靖

森田 靖 について


出願人/特許権者：
ソニー株式会社

ソニー株式会社 について


公報種別：公開公報
出願番号（国際出願番号）：特願平11-114866
公開番号（公開出願番号）：特開2000-307001
出願日： 1999年04月22日
公開日（公表日）： 2000年11月02日
要約：
【要約】【課題】 層間絶縁膜の下層にエッチングストッパ膜を設けるSAC技術を用いてコンタクトホールを形成する際に、コンタクト領域を覆うエッチングストッパ膜の除去を、間絶縁膜のエッチングを招くことなく且つ安定して制御性よく行って、微細なコンタクトホールを再現性よく形成することが可能な半導体装置の製造方法を提供することを目的とする。【解決手段】 2個のゲート電極20側壁のSiO2 サイドウォール24に挟まれた導電領域22上に、SiNエッチングストッパ膜26、BPSG層間絶縁膜28、及びTiNカバー膜30を順に形成し、TiNカバー膜30及びBPSG層間絶縁膜28を選択的にエッチング除去してホールを形成した後、TiNカバー膜30をマスクとしてホール底面のSiNエッチングストッパ膜26を選択的にエッチング除去し導電領域22に達するコンタクトホール40を形成する。
請求項（抜粋）：
半導体基板上に、段差形状物を形成すると共に、前記段差形状物に挟まれた前記半導体基板表面に導電領域を形成する第1の工程と、前記段差形状物及び前記導電領域を被覆するエッチングストッパ膜を形成する第2の工程と、前記エッチングストッパ膜上に、層間絶縁膜を形成した後、前記層間絶縁膜表面を平坦化する第3の工程と、前記層間絶縁膜上に、前記エッチングストッパ膜とのエッチング選択比がとれるカバー膜を形成する第4の工程と、前記カバー膜上に形成した所定のレジストパターンをマスクとして、前記カバー膜及び前記層間絶縁膜を選択的にエッチング除去し、前記エッチングストッパ膜に達するホールを形成する第5の工程と、前記第5の工程におけるエッチングの際に前記ホール底面に付着したポリマー膜を除去する第6の工程と、前記層間絶縁膜上の前記カバー膜をマスクとして、前記ホール底面に露出する前記エッチングストッパ膜を選択的にエッチング除去し、前記段差形状物に挟まれた前記導電領域に達するコンタクトホールを形成する第7の工程と、を有することを特徴とする半導体装置の製造方法。
IPC (3件)：
H01L 21/768 ,  H01L 21/28 ,  H01L 21/3065
FI (4件)：
H01L 21/90 C ,  H01L 21/28 M ,  H01L 21/28 F ,  H01L 21/302 J
Fターム (60件)：
4M104BB01 ,  4M104BB18 ,  4M104CC01 ,  4M104DD04 ,  4M104DD15 ,  4M104DD16 ,  4M104DD18 ,  4M104DD19 ,  4M104EE05 ,  4M104EE09 ,  4M104EE15 ,  4M104EE17 ,  4M104FF14 ,  4M104HH14 ,  5F004AA05 ,  5F004BA04 ,  5F004BA13 ,  5F004BA20 ,  5F004BD01 ,  5F004DA00 ,  5F004DA04 ,  5F004DA16 ,  5F004DA23 ,  5F004DA26 ,  5F004DB03 ,  5F004DB07 ,  5F004DB12 ,  5F004DB23 ,  5F004EA13 ,  5F004EA23 ,  5F004EA28 ,  5F004EB01 ,  5F033HH04 ,  5F033HH09 ,  5F033HH19 ,  5F033HH28 ,  5F033JJ19 ,  5F033KK01 ,  5F033MM05 ,  5F033MM07 ,  5F033NN15 ,  5F033NN40 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ13 ,  5F033QQ25 ,  5F033QQ27 ,  5F033QQ30 ,  5F033QQ31 ,  5F033QQ35 ,  5F033QQ37 ,  5F033QQ48 ,  5F033QQ75 ,  5F033RR04 ,  5F033RR08 ,  5F033RR14 ,  5F033RR15 ,  5F033TT02 ,  5F033TT08 ,  5F033XX31
引用特許：
審査官引用 (3件)

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