特許
J-GLOBAL ID：200903089003412233

半導体装置およびその製造方法

発明者：
小池 信也

小池 信也 について

, 
松下 司

松下 司 について

, 
佐藤 仁久

佐藤 仁久 について

, 
大川 啓一

大川 啓一 について

, 
錦沢 篤志

錦沢 篤志 について


出願人/特許権者：
株式会社ルネサステクノロジ

株式会社ルネサステクノロジ について


代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2005-235778
公開番号（公開出願番号）：特開2007-053157
出願日： 2005年08月16日
公開日（公表日）： 2007年03月01日
要約：
【課題】 パワートランジスタと制御用集積回路とを一つの半導体チップに形成した半導体装置において、パワートランジスタのオン抵抗を低減できる技術を提供することにある。また、半導体チップのサイズを縮小化できる技術を提供することにある。【解決手段】 半導体チップ20には、パワートランジスタが形成されたパワートランジスタ形成領域21、ロジック回路が形成されたロジック回路形成領域22およびアナログ回路が形成されたアナログ回路形成領域23が形成されている。そして、パワートランジスタ形成領域21には、パッド25が形成されており、このパッド25とリード27aとはワイヤ29よりも断面積の大きいクリップ28で接続されている。一方、ボンディングパッド24は、ワイヤ29によって接続されている。【選択図】 図5
請求項（抜粋）：
(a)半導体チップと、 (b)前記半導体チップに形成された第1領域および第2領域と、 (c)前記第1領域に形成された複数の第1ボンディングパッドと、 (d)前記第2領域に形成された複数の第2ボンディングパッドと、 (e)複数の第1リードおよび複数の第2リードと、 (f)前記第1ボンディングパッドと前記第1リードとを電気接続する第1導電体と、 (g)前記第2ボンディングパッドと前記第2リードとを電気接続する第2導電体とを備え、 前記第1導電体の断面積は、前記第2導電体の断面積よりも大きいことを特徴とする半導体装置。
IPC (5件)：
H01L 21/60 ,  H01L 21/823 ,  H01L 27/088 ,  H01L 21/822 ,  H01L 27/04
FI (4件)：
H01L21/60 321E ,  H01L27/08 102D ,  H01L27/04 E ,  H01L27/04 A
Fターム (27件)：
5F038BE07 ,  5F038CA03 ,  5F038CA05 ,  5F038CA10 ,  5F038CD12 ,  5F038DF04 ,  5F038DF12 ,  5F038EZ20 ,  5F048AA01 ,  5F048AB03 ,  5F048AB07 ,  5F048AB10 ,  5F048AC06 ,  5F048AC07 ,  5F048BA01 ,  5F048BA12 ,  5F048BB03 ,  5F048BC03 ,  5F048BE03 ,  5F048BE09 ,  5F048BF00 ,  5F048BF01 ,  5F048BF02 ,  5F048BF07 ,  5F048BF12 ,  5F048BF16 ,  5F048BF18
引用特許：
出願人引用 (3件) 審査官引用 (1件)

前のページに戻る

TOP

BOTTOM