特許

J-GLOBAL ID：200903089612191120

多層配線層内に形成されたキャパシタを有する半導体装置

発明者： 松永 健 ,  宮本 浩二 ,  中島 雄一
出願人/特許権者： 株式会社東芝
代理人 (7件)： 鈴江 武彦 ,  村松 貞男 ,  坪井 淳 ,  橋本 良郎 ,  河野 哲 ,  中村 誠 ,  河井 将次
公報種別：公開公報
出願番号（国際出願番号）：特願2002-218399
公開番号（公開出願番号）：特開2004-063667
出願日： 2002年07月26日
公開日（公表日）： 2004年02月26日
要約：

【課題】キャパシタの上部電極と層間絶縁膜中に埋め込み形成された配線とキャパシタがショートする問題やキャパシタ上のビア/配線形成時にビア底の過エッチングを防ぐことができ、高い信頼性を持つ、多層配線層内に形成されたキャパシタを有す半導体装置を提供する。【解決手段】所定の配線層中に形成されたキャパシタの上部電極35上面に太いビア51が形成され、このビア51上方には銅の拡散ストッパ膜を介し、前記所定の配線層の上部に形成された配線層に配置され太いビア51より細いビア60aおよび銅配線61aが順次形成される。【選択図】 図1

請求項（抜粋）：

基板上に形成された多層配線層と、 前記多層配線層中の所定の配線層内に配置され下部電極、誘電膜及び上部電極を有したキャパシタと、 前記所定の配線層内に形成され前記キャパシタの少なくとも上部電極の上面に接続された第1のビアと、 前記所定の配線層の上に積層された上部配線層内に形成され前記第1のビア上部に形成された第2のビアとを具備することを特徴とする多層配線内に形成されたキャパシタを有する半導体装置。

IPC (6件)：

H01L21/768 ,  H01L21/822 ,  H01L21/8234 ,  H01L27/04 ,  H01L27/06 ,  H01L27/088

FI (5件)：

H01L21/90 A ,  H01L27/04 C ,  H01L27/04 D ,  H01L27/06 102A ,  H01L27/08 102D

Fターム (25件)：

5F033HH04 ,  5F033HH11 ,  5F033JJ01 ,  5F033JJ11 ,  5F033JJ19 ,  5F033KK01 ,  5F033QQ37 ,  5F033QQ48 ,  5F033RR06 ,  5F033VV10 ,  5F038AC05 ,  5F038AC09 ,  5F038AC15 ,  5F038CD18 ,  5F038EZ11 ,  5F038EZ20 ,  5F048AA01 ,  5F048AA07 ,  5F048AC10 ,  5F048BA01 ,  5F048BB05 ,  5F048BF01 ,  5F048BF12 ,  5F048BF16 ,  5F048BG14

引用特許：

審査官引用 (3件)

• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願2000-183210   出願人：富士通株式会社
• 半導体装置
  公報種別：公開公報   出願番号：特願平6-026514   出願人：松下電子工業株式会社
• 半導体集積回路装置
  公報種別：公開公報   出願番号：特願平10-239898   出願人：株式会社日立製作所