特許
J-GLOBAL ID：200903089732206473
半導体装置の製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
吉田 茂明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-217567
公開番号（公開出願番号）：特開平8-083843
出願日： 1994年09月12日
公開日（公表日）： 1996年03月26日
要約：
【要約】【目的】 セルフアライメント法によりコンタクトホールの形成する場合に、電極を保護する層のエッチングが進行することを防止し、半導体装置の歩留りおよび信頼性を向上した半導体装置の製造方法を提供することを目的とする。【構成】 表面全体に絶縁のための酸化膜107が形成され、その上に、酸化膜107以下の層をエッチングから保護するためにシリコン窒化膜で構成されるエッチングストッパー膜108が形成されている。さらに、エッチングストッパー膜108の上部には多結晶シリコン膜90が形成されている。【効果】 エッチング阻止層が除去されて配線層が露出することが防止され、配線層間が短絡することが防止されるので、半導体装置の製造歩留りおよび信頼性を向上する効果がある。
請求項（抜粋）：
(a)半導体基板上に間隔をあけて配線層を配設する工程と、(b)前記配線層にエッチングが及ばないようにするためのエッチング阻止層で前記配線層を覆う工程と、(c)前記エッチング阻止層と、さらに上部に形成される層との間に層間膜を形成する工程と、(d)前記層間膜、エッチング阻止層を順に選択的に除去して前記配線層間の前記半導体基板に達するコンタクトホールを形成する工程とを備え、前記工程(c)は、(e)前記エッチング阻止層上に、前記エッチング阻止層とのエッチング選択比が5以上となる非酸化層を形成する工程を含み、前記工程(d)の後に、(f)前記非酸化層を酸化して前記層間膜とする工程を備えたことを特徴とする半導体装置の製造方法。
IPC (3件)：
H01L 21/768
, H01L 21/28
, H01L 21/306
H01L 21/90 D
, H01L 21/306 U
, H01L 21/306 F
