特許
J-GLOBAL ID：200903089825089558

絶縁ゲート形トランジスタおよびその製造方法

発明者：
松木 宏文

松木 宏文 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-076066
公開番号（公開出願番号）：特開2000-269499
出願日： 1999年03月19日
公開日（公表日）： 2000年09月29日
要約：
【要約】【課題】 Pチャネル型パワーMOSFETのトレンチ上部コーナーにおけるゲート酸化膜は平坦部またはトレンチ側壁に比べて酸化膜厚が薄く、さらにコーナー部の形状に起因する電界集中によってゲート絶縁破壊の原因となっていた。【解決手段】 順次積層されて形成された第1導電形の第1の半導体層、第2導電形の第2の半導体層(2) 、および第1導電形の第3の半導体層(8) と、第3の半導体層(8) の表面から第2の半導体層(2) を経て第1の半導体層に達する溝部(5) と、溝部(5) の表面に形成されたゲート絶縁膜(6) およびゲート電極(7) を有し、第3の半導体層と第1の半導体層間の電気的導通がゲート電極(7) に加えられる電圧により制御される絶縁ゲート形トランジスタにおいて、溝部(5) のゲート絶縁膜(6) の所定部の膜厚が溝部の他の部分の膜厚より厚い絶縁膜により形成される。
請求項（抜粋）：
順次積層されて形成された第1導電形の第1の半導体層、第2導電形の第2の半導体層、および第1導電形の第3の半導体層と、前記第3の半導体層の表面から前記第2の半導体層を経て前記第1の半導体層に達する溝部と、少なくとも前記溝部の表面に形成されたゲート絶縁膜およびゲート電極を有し、前記第3の半導体層と前記第1の半導体層間の電気的導通が前記ゲート電極に加えられる電圧により制御される絶縁ゲート形トランジスタにおいて、前記溝部のゲート絶縁膜の所定部の膜厚が前記溝部の他の部分の膜厚より厚い絶縁膜により形成されていることを特徴とする絶縁ゲート形トランジスタ。
FI (3件)：
H01L 29/78 653 A ,  H01L 29/78 301 V ,  H01L 29/78 652 K
Fターム (7件)：
5F040DA19 ,  5F040DC01 ,  5F040EB13 ,  5F040EC07 ,  5F040EC20 ,  5F040EE02 ,  5F040EF18
引用特許：
審査官引用 (4件)
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