特許
J-GLOBAL ID：200903090109576799

半導体装置およびその製造方法

発明者：
本山 幸一

本山 幸一 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 鈴木 章夫
公報種別：公開公報
出願番号（国際出願番号）：特願2001-321287
公開番号（公開出願番号）：特開2003-124313
出願日： 2001年10月19日
公開日（公表日）： 2003年04月25日
要約：
【要約】 (修正有)【課題】 Cu(銅)を配線材料とする多層配線構造において、Cu汚染を防止する一方で、Cuビアにおける下層配線層との密着性を改善してコンタクト抵抗を低減する。【解決手段】 第1Cu配線層112と、層間絶縁膜120と、該層間絶縁膜に開口されたビアホール122と、第1Cu配線層に接続されるCuビア124とを備え、Cuビア124の側面には層間絶縁膜120と密着性のあるTaNバリア膜125と、Cuと密着性のあるTaバリア膜126とが積層され、底面にはTaバリア膜126のみが形成される。両バリア膜によりCuの拡散による汚染を防止し、Cuと層間絶縁膜120との密着性を高め、Cuビアの剥離が防止され、一方Cuビア124の底面と第1Cu配線層112との密着性が高くなり、Cuビアと第1Cu配線層との界面でのCu原子の移動を抑制し、エレクトロマイグレーション耐性や熱ストレス耐性を高め、コンタクト抵抗を低減する。
請求項（抜粋）：
銅又は銅合金(以下、銅で代表する)で構成される下層配線層と、前記下層配線層を覆う層間絶縁膜と、前記層間絶縁膜に開口されて前記下層配線層の一部を露出するビアホールと、前記ビアホール内に埋設された銅からなり前記下層配線層に接続される銅ビアとを備える半導体装置において、前記銅ビアの側面には前記層間絶縁膜と密着性の良い第1のバリア膜と、銅と密着性の良い第2のバリア膜とが積層され、前記銅ビアの底面には前記第2のバリア膜が形成されていることを特徴とする半導体装置。
IPC (2件)：
H01L 21/768 ,  H01L 21/3205
FI (2件)：
H01L 21/90 B ,  H01L 21/88 M
Fターム (52件)：
5F033HH11 ,  5F033HH18 ,  5F033HH19 ,  5F033HH21 ,  5F033HH32 ,  5F033HH33 ,  5F033HH34 ,  5F033JJ01 ,  5F033JJ11 ,  5F033JJ18 ,  5F033JJ19 ,  5F033JJ21 ,  5F033JJ32 ,  5F033JJ33 ,  5F033JJ34 ,  5F033KK01 ,  5F033KK11 ,  5F033KK18 ,  5F033KK19 ,  5F033KK21 ,  5F033KK32 ,  5F033KK33 ,  5F033KK34 ,  5F033MM01 ,  5F033MM02 ,  5F033MM08 ,  5F033MM12 ,  5F033MM13 ,  5F033NN05 ,  5F033NN06 ,  5F033NN07 ,  5F033PP15 ,  5F033PP17 ,  5F033PP21 ,  5F033PP27 ,  5F033PP33 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ11 ,  5F033QQ37 ,  5F033QQ48 ,  5F033QQ49 ,  5F033RR04 ,  5F033RR06 ,  5F033WW00 ,  5F033XX04 ,  5F033XX05 ,  5F033XX06 ,  5F033XX09 ,  5F033XX13 ,  5F033XX14 ,  5F033XX34
引用特許：
出願人引用 (5件)
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審査官引用 (2件)

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