特許
J-GLOBAL ID:200903090359512907
半導体記憶装置
発明者:
,
出願人/特許権者:
代理人 (8件):
鈴江 武彦
, 河野 哲
, 中村 誠
, 蔵田 昌俊
, 峰 隆司
, 福原 淑弘
, 村松 貞男
, 橋本 良郎
公報種別:公開公報
出願番号(国際出願番号):特願2005-234719
公開番号(公開出願番号):特開2007-048410
出願日: 2005年08月12日
公開日(公表日): 2007年02月22日
要約:
【課題】第2ページの書き込みが異常中断した場合においても第1ページのデータを読み出すことを可能とする【解決手段】メモリセルアレイ1は、ワード線、及びビット線に接続され、n値(nは3以上の自然数)を記憶する複数のメモリセルがマトリックス状に配置され、各メモリセルは第1の書き込み動作、第2の書き込み動作により前記n値にデータを記憶する。読み出し部6は、ワード線の電位を設定してメモリセルアレイ1内のメモリセルからデータを読み出す。制御部7は、読み出し部6により読み出された第2の書き込み動作により書き込まれたデータに訂正不能なエラーが含まれる場合、第1の書き込み動作により書き込まれたデータを読み出す時、読み出し部6に供給するワード線の電位を変化させる。【選択図】図3
請求項(抜粋):
ワード線、及びビット線に接続され、n値(nは3以上の自然数)を記憶する複数のメモリセルがマトリックス状に配置されたメモリセルアレイと、
k値(k<n)が記憶されている前記メモリセルにn値のデータを書き込む書き込み部と、
前記ワード線の電位を設定して前記メモリセルアレイ内の前記メモリセルからデータを読み出す読み出し部と、
前記読み出し部により読み出されたデータに訂正不能なエラーが含まれる場合、前記k値のデータを読み出す時、前記読み出し部に供給する前記ワード線の電位を変化させる制御部と
を具備することを特徴とする半導体記憶装置。
IPC (2件):
FI (5件):
G11C17/00 641
, G11C17/00 611G
, G11C17/00 613
, G11C17/00 622E
, G11C17/00 601E
Fターム (21件):
5B125BA02
, 5B125BA19
, 5B125CA12
, 5B125CA19
, 5B125DA03
, 5B125DA09
, 5B125DB02
, 5B125DB04
, 5B125DB09
, 5B125DB18
, 5B125DB19
, 5B125DE08
, 5B125EA05
, 5B125EA10
, 5B125EB01
, 5B125EE04
, 5B125EE19
, 5B125EG17
, 5B125FA01
, 5B125FA02
, 5B125FA05
引用特許:
出願人引用 (2件)
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記憶装置とその記憶方法
公報種別:公開公報
出願番号:特願平10-369467
出願人:株式会社東芝
-
半導体記憶装置
公報種別:公開公報
出願番号:特願2003-402161
出願人:株式会社東芝
審査官引用 (4件)