特許
J-GLOBAL ID：200903090412753865
半導体基板及び半導体パッケージ、並びに、半導体パッケージ及び積層型半導体パッケージモジュールの製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
笹島 富二雄 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-120291
公開番号（公開出願番号）：特開平11-097583
出願日： 1998年04月30日
公開日（公表日）： 1999年04月09日
要約：
【要約】【課題】 高集積化を図り得る半導体基板及びこれを用いた半導体パッケージ、並びに、半導体パッケージ及び積層型半導体パッケージモジュールの製造方法を提供する。【解決手段】 非導電性の基板本体21の上面かつ略中央部に、上面が略水平に形成された段部23を有し、かつ、半導体チップが収納されるキャビティ24が切刻形成された半導体基板において、キャビティ24周囲の基板本体21に、基板本体21の上面と下面とを貫通する複数のビアホール25を穿孔形成すると共に、基板本体21内部に、半導体チップへの配線となる複数の電導線22を、段部23の上面とビアホール25内部とを接続するように設けて半導体基板を構成する。そして、かかる半導体基板のキャビティ24内に半導体チップを付着すると共に、ビアホール25内に導電性物質からなる金属バー26を充填して半導体パッケージを構成する。また、かかる半導体パッケージを複数積層して積層型半導体パッケージモジュールを構成する。
請求項（抜粋）：
非導電性の基板本体の上面かつ略中央部に、上面が略水平に形成された段部を有し、かつ、半導体チップが収納されるキャビティが形成された半導体基板であって、前記キャビティ周囲の基板本体には、該基板本体の上面と下面とを貫通する複数のビアホールが形成されると共に、前記基板本体内部には、前記半導体チップへの配線となる複数の電導線が、前記段部の上面とビアホール内部とを接続するように設けられた構成であることを特徴とする半導体基板。
IPC (4件)：
H01L 23/12
, H01L 25/10
, H01L 25/11
, H01L 25/18
H01L 23/12 L
, H01L 23/12 F
, H01L 25/14 Z
