特許
J-GLOBAL ID：200903090547464693

画素駆動回路および駆動回路一体型画素集積装置

発明者：
前川 敏一

前川 敏一 について

, 
野田 和宏

野田 和宏 について


出願人/特許権者：
ソニー株式会社

ソニー株式会社 について


代理人 (1件)： 藤島 洋一郎
公報種別：公開公報
出願番号（国際出願番号）：特願平10-094508
公開番号（公開出願番号）：特開平11-296129
出願日： 1998年04月07日
公開日（公表日）： 1999年10月29日
要約：
【要約】【課題】 画素ピッチの狭小化と画素数の増大とを容易に実現可能とする。【解決手段】 液晶パネルの画素部を構成する2つの水平方向の画素ラインa1,a2に対して1つのパルス転送段141-1を対応付けるようにしてVシフトレジスタ141を構成する。さらに、このVシフトレジスタ141の各パルス転送段141-1〜141-mからの出力をデコーダ部142によりデコードして、画素ラインaj (j=1〜M)を個別に駆動するためのゲートパルスGPjを作成する。Vシフトレジスタ141の構成段数が従来の2分の1となる。
請求項（抜粋）：
異なる2つの方向に配列された複数の画素を駆動するための回路であって、前記2つの方向のうちの1の方向に沿って第1のパルス信号を複数画素分ずつ移動させながら順次出力するパルス移動手段と、前記パルス移動手段から出力された第1のパルス信号を基に、前記2つの方向のうちの他の方向に沿って配列された画素列を個別に駆動するためのより多くの第2のパルス信号を生成する駆動パルス生成手段とを備えたことを特徴とする画素駆動回路。
IPC (8件)：
G09G 3/20 622 ,  G09G 3/20 623 ,  G09G 3/20 650 ,  G09G 3/20 660 ,  G02F 1/133 550 ,  G09G 3/36 ,  H04N 5/66 ,  H04N 5/66 102
FI (8件)：
G09G 3/20 622 E ,  G09G 3/20 623 U ,  G09G 3/20 650 B ,  G09G 3/20 660 E ,  G02F 1/133 550 ,  G09G 3/36 ,  H04N 5/66 B ,  H04N 5/66 102 B
引用特許：
出願人引用 (4件)
全件表示
審査官引用 (2件)

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