特許

J-GLOBAL ID：200903091165130775

半導体集積回路装置

発明者： 冨留宮 正之 ,  大窪 宏明 ,  中柴 康隆
出願人/特許権者： NECエレクトロニクス株式会社
代理人 (1件)： 藤巻 正憲
公報種別：公開公報
出願番号（国際出願番号）：特願2002-310187
公開番号（公開出願番号）：特開2004-146613
出願日： 2002年10月24日
公開日（公表日）： 2004年05月20日
要約：

【課題】デカップリング容量を備えた半導体集積回路装置において、デカップリング容量を設けるための専用配置領域を必要とせず、製造が容易な半導体集積回路装置を提供する。【解決手段】N型シリコン基板NSubの裏面を電源端子に接続し、N型シリコン基板NSub上の全面にP型エピタキシャル層PEpi2を形成し、その上に素子形成部2を設ける。素子形成部2には、P型エピタキシャル層PEpi1及び層間絶縁膜3を設け、P型エピタキシャル層PEpi1の表面にはNウエルNW及びPウエルPWを形成する。そして、P型エピタキシャル層PEpi2を、P型エピタキシャル層PEpi1、PウエルPW、p+拡散領域PD5、ビアV11及び配線W11を介して接地端子に接続する。これにより、P型エピタキシャル層PEpi2とN型シリコン基板NSubとの界面にpn接合が形成され、キャパシタC1が形成される。【選択図】 図1

請求項（抜粋）：

第1の電源に接続された第1導電型半導体基板と、この第1導電型半導体基板上又はこの第1導電型半導体基板の表面に設けられ第2の電源に接続された第2導電型半導体層と、この第2導電型半導体層上に設けられた素子形成部と、を有し、前記第1導電型半導体基板と前記第2導電型半導体層との境界にデカップリング容量が形成されることを特徴とする半導体集積回路装置。

IPC (4件)：

H01L21/822 ,  H01L21/8234 ,  H01L27/04 ,  H01L27/06

FI (2件)：

H01L27/04 C ,  H01L27/06 102A

Fターム (18件)：

5F038AC03 ,  5F038AC19 ,  5F038BE09 ,  5F038BH09 ,  5F038CD02 ,  5F038CD03 ,  5F038EZ20 ,  5F048AC03 ,  5F048AC10 ,  5F048BA03 ,  5F048BA04 ,  5F048BA05 ,  5F048BB05 ,  5F048BC12 ,  5F048BE03 ,  5F048BE09 ,  5F048BF11 ,  5F048BG13

引用特許：

審査官引用 (7件)

• 半導体装置
  公報種別：公開公報   出願番号：特願平3-195425   出願人：富士通株式会社, 富士通デバイス株式会社
• 特開昭62-224042
  
• 半導体装置
  公報種別：公開公報   出願番号：特願平3-342802   出願人：株式会社東芝
• 特開昭61-137355
  
• 特開平3-096268
  
• 特開昭53-068181
  
• 半導体装置とその製造方法
  公報種別：公開公報   出願番号：特願2001-074789   出願人：株式会社東芝