特許
J-GLOBAL ID：200903091539561147
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
稲垣 清
公報種別：公開公報
出願番号（国際出願番号）：特願平11-114495
公開番号（公開出願番号）：特開2000-306384
出願日： 1999年04月22日
公開日（公表日）： 2000年11月02日
要約：
【要約】【課題】 半導体記憶装置の書込み回路の消費電流を削減する。【解決手段】 半導体記憶装置の書込み動作は、書込み回路2が、一対のデータ線DW又はDWB、一対の振幅制限トランスファトランジスタQ3又はQ4、及び、一対の選択トランスファトランジスタQ1又はQ2を介して、メモリセル1に電位差を与えることで行われる。書込み動作の際に、振幅制限トランスファトランジスタは、電位上昇側のデジット線の電位をVDDレベル又はVINTレベルからVthレベルだけ低くする。
請求項（抜粋）：
一対のトランスファゲートと、入出力が互いにたすき掛けに接続された一対のインバータから成り、該一対のインバータの出力が前記トランスファゲートを介して一対のデジット線に接続される一対の記憶ノードを構成するデータ記憶部とを有するラッチ回路と、書込み電圧が供給され、前記書込み電圧をハイレベルとする書込み信号を出力し、該書込み信号を前記デジット線を介して前記ラッチ回路に入力する書込み回路とを備える半導体記憶装置において、前記書込み回路に、又は、前記書込み回路から前記ラッチ回路迄の間の何れかに、電圧制限nチャネル型トランジスタを備え、該電圧制限nチャネル型トランジスタは、前記書込み信号のハイレベルを、前記書込み電圧よりも前記電圧制限nチャネル型トランジスタのしきい値だけ低い電位以下に制限することを特徴とする半導体記憶装置。
IPC (2件)：
G11C 11/417
, G11C 11/409
G11C 11/34 305
, G11C 11/34 353 C
5B015HH03
, 5B015JJ03
, 5B015JJ31
, 5B015KA38
, 5B015KB92
, 5B015KB93
, 5B024AA01
, 5B024AA07
, 5B024BA05
, 5B024BA29
, 5B024CA07
