特許
J-GLOBAL ID：200903091556681083
半導体装置およびその製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
吉田 茂明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-079106
公開番号（公開出願番号）：特開平11-274313
出願日： 1998年03月26日
公開日（公表日）： 1999年10月08日
要約：
【要約】【課題】 長寿命、高い動作速度、および、製造工程の容易さを同時に実現する。【解決手段】 半導体基板1に、高いゲート電圧が印加される高電圧素子Hと低いゲート電圧が印加される低電圧素子Lとが、作り込まれている。ゲート絶縁膜7,17には、熱酸化によって、バーズビーク8,18が形成されている。高電圧素子Hのゲート電極9は、低電圧素子Lのゲート電極19よりも、ゲート長が短く設定されるので、ゲート絶縁膜の中でバーズビークが占める割合は、低電圧素子Lでは小さく、高電圧素子Hでは高い。このため、高電圧素子Hでは、耐圧が高く、経時劣化が抑えられ、高寿命が実現する。また、低電圧素子Lでは、高い電流駆動能力が得られ、動作の高速化が実現する。
請求項（抜粋）：
複数の素子が半導体基板に作り込まれた半導体装置において、前記半導体基板が主面を規定し、前記複数の素子の各々は、前記主面に選択的に露出するように前記半導体基板に形成されている第1導電型式の第1半導体領域と、前記第1半導体領域を挟んで前記主面に選択的に露出するように、互いに分離して前記半導体基板に選択的に形成されている第2導電型式の一対の第2半導体領域と、前記第1半導体領域が露出する面の上に配設されたゲート絶縁膜と、前記ゲート絶縁膜の上に配設されたゲート電極と、を備え、前記複数の素子が、各群が当該複数の素子の少なくとも1個を含む複数群に分類され、前記一対の第2半導体領域の一方から他方へと向かう方向に沿った前記ゲート電極の長さであるゲート長が、前記複数群の中の第1群よりも第2群において短く、前記複数の素子の各々に備わる前記ゲート絶縁膜は、前記ゲート電極の直下の領域の中で、前記方向に沿って端部から中央部へと向かって延在する厚膜部である一対のバーズビークを有しており、前記ゲート絶縁膜は、少なくとも前記第1群においては、前記一対のバーズビークに挟まれて前記一対のバーズビークよりも薄い部分を有し、前記ゲート電極の直下の前記領域の中で、前記一対のバーズビークが占める割合が、前記第1群よりも前記第2群において高い半導体装置。
IPC (3件)：
H01L 21/8234
, H01L 27/06
, H01L 21/316
H01L 27/06 102 A
, H01L 21/94 A
