特許
J-GLOBAL ID：200903092174775190

不揮発性半導体記憶装置

発明者：
中村 明弘

中村 明弘 について


出願人/特許権者：
中村 明弘

中村 明弘 について


公報種別：公開公報
出願番号（国際出願番号）：特願2002-082557
公開番号（公開出願番号）：特開2003-249577
出願日： 2002年03月25日
公開日（公表日）： 2003年09月05日
要約：
【要約】【課題】高速且つ低電圧プログラム電圧の不揮発性メモリーセルアレーを提供する。【解決方法】半導体上に所定間隔をおいて行方向に平行配置された第一のチャンネル形成領域の表面に形成された第一のケ ゙ート絶縁膜と、前記第一のケ ゙ート絶縁膜を介して形成された第1のケ ゙ート電極と、前記第一のケ ゙ート酸化膜の行方向に延びる側壁の両側に隣接し、行方向に平行配置された複数の誘電体膜またはフローティングゲートからなる電荷保持能力を有した第一の電荷蓄積層と、前記第一の電荷蓄積層を介して形成された第二のゲート電極と、前記第一のゲート電極と直交する列方向に形成される半導体素子分離領域と前記第一の電荷蓄積層間に挟まれ、前記半導体素子分離領域間に位置する一対のソースおよびドレイン領域とを具備し、前記ソースおよびドレイン領域は、列方向に交互に配置され、前記ソース領域を列方向に共通接続する複数のソース線と前記ドレイン領域を列方向に共通接続する複数のビット線とをを具備したことを特徴とする不揮発性メモリーセルアレー
請求項（抜粋）：
半導体上に所定間隔をおいて行方向に平行配置された第一のチャンネル形成領域の表面に形成された第一のケ ゙ート絶縁膜と、前記第一のケ ゙ート絶縁膜を介して形成された第一のケ ゙ート電極と、前記第一のチャンネル形成領域の列方向の両側に隣接し、行方向に平行配置された第二のチャンネル形成領域と前記第二のチャンネル形成領域の表面に形成された複数の誘電体膜またはフローティングゲートからなる電荷保持能力を有した第一の電荷蓄積層と、前記第一の電荷蓄積層を介して形成された第二のゲート電極と、前記第一のゲート電極と直交する列方向に形成される半導体素子分離領域と前記第二のチャンネル形成領域間に挟まれ、前記半導体素子分離領域間に位置する一対のソースおよびドレイン領域とを具備し、前記ソースおよびドレイン領域は、列方向に交互に配置され、前記ソース領域を列方向に共通接続する複数のソース線と前記ドレイン領域を列方向に共通接続する複数のビット線とを具備したことを特徴とする不揮発性メモリーセルアレー
IPC (5件)：
H01L 21/8247 ,  G11C 16/04 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792
FI (4件)：
H01L 27/10 434 ,  G11C 17/00 622 Z ,  G11C 17/00 623 Z ,  H01L 29/78 371
Fターム (40件)：
5B025AA01 ,  5B025AC03 ,  5B025AE05 ,  5B025AE08 ,  5B025AF04 ,  5F083EP18 ,  5F083EP28 ,  5F083EP32 ,  5F083EP33 ,  5F083EP34 ,  5F083EP36 ,  5F083ER02 ,  5F083ER05 ,  5F083ER09 ,  5F083ER14 ,  5F083ER15 ,  5F083ER16 ,  5F083ER17 ,  5F083ER19 ,  5F083ER21 ,  5F083GA02 ,  5F083GA03 ,  5F083GA27 ,  5F083JA37 ,  5F083LA12 ,  5F083LA16 ,  5F083LA20 ,  5F083MA06 ,  5F083MA20 ,  5F083PR37 ,  5F083ZA21 ,  5F101BA45 ,  5F101BB03 ,  5F101BC12 ,  5F101BD14 ,  5F101BD22 ,  5F101BE02 ,  5F101BE05 ,  5F101BE07 ,  5F101BF05
引用特許：
審査官引用 (7件)
全件表示

前のページに戻る

TOP

BOTTOM