特許

J-GLOBAL ID：200903092786451660

半導体装置およびその製造方法

発明者： 瀧澤 照夫
出願人/特許権者： セイコーエプソン株式会社
代理人 (3件)： 井上 一 ,  布施 行夫 ,  大渕 美千栄
公報種別：公開公報
出願番号（国際出願番号）：特願2003-279171
公開番号（公開出願番号）：特開2005-045115
出願日： 2003年07月24日
公開日（公表日）： 2005年02月17日
要約：

【課題】 より簡易な工程でダメージの少ない歪みシリコン層を含むSOI構造を有する半導体装置およびその製造方法を提供する。【解決手段】 本発明の半導体装置の製造方法は、絶縁層12と該絶縁層12の上に設けられた所定のパターンの単結晶シリコン層14bとを有する基板を準備する工程と、前記単結晶シリコン層14bの上に単結晶シリコン層14bとは格子定数が異なる歪み促進半導体層16を形成する工程と、前記単結晶シリコン層14bの格子を前記歪み促進半導体層16の格子に整合させることにより、歪みシリコン層14を形成する工程と、前記歪み促進半導体層16を除去する工程と、を含む。【選択図】 図1

請求項（抜粋）：

絶縁層と該絶縁層の上に設けられた所定のパターンの単結晶シリコン層とを有する基板を準備する工程と、 前記単結晶シリコン層の上に該単結晶シリコン層とは格子定数が異なる歪み促進半導体層を形成する工程と、 前記単結晶シリコン層の格子を前記歪み促進半導体層の格子に整合させることにより、歪みシリコン層を形成する工程と、 前記歪み促進半導体層を除去する工程と、を含む、半導体装置の製造方法。

IPC (4件)：

H01L27/12 ,  H01L21/324 ,  H01L21/336 ,  H01L29/786

FI (3件)：

H01L27/12 Z ,  H01L21/324 X ,  H01L29/78 618Z

Fターム (20件)：

5F110AA01 ,  5F110CC02 ,  5F110DD05 ,  5F110DD13 ,  5F110EE09 ,  5F110EE32 ,  5F110EE45 ,  5F110FF02 ,  5F110FF23 ,  5F110GG02 ,  5F110GG11 ,  5F110GG12 ,  5F110GG52 ,  5F110GG58 ,  5F110GG60 ,  5F110HJ13 ,  5F110HJ23 ,  5F110HM15 ,  5F110NN78 ,  5F110QQ11

引用特許：

出願人引用 (1件)

• 半導体装置
  公報種別：公開公報   出願番号：特願平8-135037   出願人：株式会社東芝

審査官引用 (4件)

• 積層半導体基板及びその製造方法並びに半導体装置
  公報種別：公開公報   出願番号：特願2000-096412   出願人：富士通株式会社
• 特開平4-011772
  
• 静電型アクチュエ-タ及びその製造方法並びにインクジェットヘッド
  公報種別：公開公報   出願番号：特願平11-010293   出願人：株式会社リコー
• 半導体基板及びその製造方法、並びに半導体装置
  公報種別：公開公報   出願番号：特願2000-385845   出願人：富士通株式会社

引用文献：

審査官引用 (1件)

• "Nanoscale strain and band structure enginieering using epitaxial stressors on ultrathin